Gast
#201701
Hi. Hab folgendes Problem.... ich hab einen CPLD von Xilinx (XC9500XL Serie) und möchte darauf einen variablen Frequenzteiler implementieren. Der Frequenzteiler ansich ist kein Problem. Variable auf einen bestimmten Wert setzen und diesen dann runterzählen. Wenn 0 erreicht wird, toggelt der CLK_OUT Pin (geteilte Clock Frequenz). Der Nachteil bei diesem Frequenzteiler besteht daran, dass er zumindest schonmal durch 2 teilt. Und genau das will ich nicht. Ich brauche einen Frequenzteiler, der die Quarzfrequenz auch ungeteilt, also 1:1 auf einen Ausgang durchlassen kann! Geht sowas, und wenn ja, wie (Beispiele bevorzugt in Verilog)? mfg Andreas