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Forum: Mikrocontroller und Digitale Elektronik SRAM Geschwindigkeit


Autor: Christoph Wagner (christoph)
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Hallo.

mit welchem Zyklus kann man denn ein SRAM mit 70ns effektiv ansteuern ?
im Klartext : Ich habe ein SRAM mit 70ns Zugriffszeit. Nun möchte ich
möglichst viele Operationen (lesen und schreiben) möglichst schnell
hintereinander durchführen. Wo liegt das Maximum, beziehungsweise wie
sieht die Periodendauer eines Zugriffs rein vom RAM her aus ? Ich
möchte keinerlei Mikrocontroller verwenden.


Kleiner Auszug aus dem Datenblatt :

tRC Read Cycle Time                     70 ns
tAA Address Access Time                 70 ns
tACS1 Chip Enable Access Time           70 ns
tACS2 Chip Enable Access Time           70 ns
tOE Output Enable to Output Valid       35 ns
tCLZ1 Chip Enable to Output in Low Z    10 ns
tCLZ2 Chip Enable to Output in Low Z    10 ns
tOLZ Output Enable to Output in Low Z    5 ns
tCHZ Chip Disable to Output in High Z   25 ns
tOHZ Output Disable to Output in High Z 25 ns
tOH Output Hold from Address Change      3 ns

Vielen Dank für alle Antworten

Autor: TravelRec. (Gast)
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Sag doch mal, was Du dann verwenden möchtest - vielleicht findet man so
eine Lösung für Dein Problem. Irgendwomit mußt Du ja das SRAM ansteuern
und Daten bereitstellen bzw. abholen.

Autor: Rufus Τ. Firefly (rufus) (Moderator) Benutzerseite
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Naja, zu den von Dir zitierten Zeiten gehört auch ein Timingdiagramm,
dem die zeitlichen Abfolgen der verschiedenen Zeiten zu entnehmen sind.
Damit solltest Du eigentlich erkennen können, wie lange ein
Schreib-/Lese-Zyklus mindestens sein muss.
Je nach dem, wie schnell die von Dir zur Ansteuerung verwendete Logik
ist, wirst Du auf eine effektive Zykluszeit von etwas über 70 nsec bis
100 nsec kommen - was aber auch davon abhängt, wie Du das SRAM
ansteuerst (/CS daueraktiv?).

Autor: Der selbe Christoph (Gast)
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Ok. Ich bin der Schöpfer dieses Threads, nur halt eben nicht zuhause.
(Ich merk mir so schlecht nicht-wort-Passwörter)

Geplant ist das ganze mit einem CPLD, das aus einem RAM und 4 LCDs
besteht. Das Problem ist, dass die Displays 2,3 MB/s *4 -> 9,2 MB/s
ziehen und damm sollte noch mind. ein Takt da sein, in dem der CPLD
daten für den Host-AVR lesen/schreiben kann. d.H. 11,5 MB/s sollten
mind. schaffbar sein. Das hieße dann ein gesamtzyklus von max. 87ns. CE
wird Daueraktiv bleiben.

Autor: Rufus Τ. Firefly (rufus) (Moderator) Benutzerseite
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Naja, wenn Du die "setup"-Zeiten für Adressleitungen einhältst, dann
könntest Du durchaus mit 70ns-RAMs zurandekommen.
Du könntest Dir das Leben natürlich auch vereinfachen, indem Du
schnellere RAMs verwendest; sofern Dir die Stromaufnahme egal ist,
könntest Du sehr viel schnellere Cache-SRAMs verwenden. Die finden sich
auf alten PC-Mainboards, verhalten sich genauso wie normale SRAMs, bis
auf die mit -je nach Ausführung- mit 12..25 nsec bedeutend kürzere
Zyklusdauer. Und erhöhter Stromaufnahme.

Eine Alternative wäre Parallelisierung, also nicht ein RAM, sondern
mehrere parallel zu verwenden; beispielsweise eines je Display, was
Deine Datenrate pro RAM drastisch reduzieren dürfte und das Timing sehr
deutlich entspannen dürfte.

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