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Forum: FPGA, VHDL & Co. wegrationalisierte Clock


Autor: Steffen (Gast)
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Hallo

ich arbeite mit dem ISE Webpack 7.1 und nem Board mit nem Spartan II
für ne USB übertragung. Habe jetzt aber das Problem das XST die Clock
nicht findet und danach die Clock "removed". Dies führt dann
unweigerlich dazu, das die im Constraints file definierte Clock Zum
Abbruch führt.

NET "sclk" TNM_NET = "sclk";
TIMESPEC "TS_sclk" = PERIOD "sclk" 48 MHz HIGH 50 %;


Habe auch schon versucht wie in der Xilinx Hilfe beschrieben meine
Clock eindeutig als Clock zu definieren, kriegs aber einfach nicht hin,
da die Hilfe von Xilinx an dieser Stelle nicht sehr ausführlich und
meiner meinung nach nicht für das Webpack geschrieben wurde.
Meine Frage also, hat schon jemand in den Constraints mal genau
definiert was Clock ist, und kann mir weiterhelfen?

Witzig daran, und vielleicht zur Erklärung, wenn ich ein INOUT Signal
mit der Clock Togle funktioniert der Kram. Ich will aber halt nix
toggeln.


Gruß Steffen

Autor: Tobias (Gast)
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Hast du dein Clock signal auf das globale Taktnetz des FPGA gelegt.

mit BUFG , wenn nicht, dann kann er den takt wirklich nicht erkennen.

Autor: Steffen (Gast)
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Liegt am GCK1 Pin auf dem fpga an. habe aber sonst außer dem schon
geposteten nix im constraints file beschrieben. bin jetzt auch nicht
der experte dafür, das ding soll halt mal irgendwann funktionieren.

Autor: Steffen (Gast)
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Mal ne Frage so ganz nebenbei, hat jemand schon mal nen Bulk(Fifo)
Transfer über USB, in diesem Fall dann GPIF in einem FPGA realisiert.
Ist glaube ich nicht schwer, nur habe ich das gefühl mich ständig mit
meinen Problemen im Kreis zu drehen.

Autor: Jörn (Gast)
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Du mußt der ISE auch mitteilen, dass das Taktsignal über den globalen
Taktpin reinkommen, so z.B.:

NET "clk" TNM_NET = "clk";
TIMESPEC "TS_clk" = PERIOD "clk" 10 ns HIGH 50 %;

NET "clk"  LOC = "t9"  ;

Die LOC Angabe bezieht sich auf das Xilinx Starter Kit. Diese mußt du
an dein FPGA anpassen.

Autor: Steffen (Gast)
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Sorry hab mich etwas falsch ausgedrückt, die Angaben welches Signal an
welchem Pin anliegt, ist natürlich auch noch im Constaints File
vorhanden.

Aber Danke

Gruß Steffen

Autor: FPGA-User (Gast)
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was ist mit der restlichen Logik ? wird die vielleicht
aus irgendeinem Grund wegoptimiert, weil z.B. (noch) keine
FPGA-Pins als Ausgänge vorhanden sind ?
Dann fällt natürlich das Clocknetz auch mit weg...

Autor: Steffen (Gast)
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Es gibt ein Paar Signale die wegrationalisiert werden, das problem was
ich allerdings auch insgesamt mit dem webpack habe, ist das dermir
immer sagt, das einige signale ihren zustand nicht ändern, kann ja auch
nicht, wenn da peripherie dranhängt, kann ja nicht einen eingang
treiben. Verdampte Axt, ich haße das, ist ja wie windows, macht auch
nie das was es machen soll.

Autor: Jörn (Gast)
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Wenn du willst, kannst du mir mal dein Projekt schicken. Ich schau mal
drüber.

Gruß Jörn

Autor: Steffen (Gast)
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Ich komm eventuell nochmal drauf zurück, hab jetzt erstmal ein halbwegs
funktionierendes File wieder reaktiviert, und versuche das jetzt doch
hinzubekommen. Hab daran schon 2 Wochen rumgedoktert und mich halt dann
entschieden nochmal sauber und gegliedert mit einzelprozessen zu
beschreiben, wobei dann das Clock Problem auftrat.

Hast du dich schon mal mit Usb oder Gpif auseinandergesetzt?

Autor: Jörn (Gast)
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Mit USB ein bißchen. GPIF sagt mir jetzt rein gar nichts.

Autor: Steffen (Gast)
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Ist ne schnittstelle zwischen nem cypress FX-2 und zB nem FPGA. Man
braucht dann nicht mehr die eigentliche USB Komunikation zu machen
sondern schickt halt nur noch die daten an den FX-2, wenn es
funktioniert.

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