Gast
#252145
Hallo Leute,
ich hatte vor einiger Zeit schonmal nachgefragt wegen der möglichkeit
einen signed-vektor in einen std_logic_vector umzuwandeln, hatte bis
jetzt aber noch keinen erfolg bzw. noch keine Antwort erhalten. Langsam
weiß ich aber auch nicht mehr weiter.
Mein Problem ist an sich ganz einfach. Ich möchte einen signed-vektor
den ich für arithmetische Zwecke habe als std_logic-vektor (also
unsigned) ansprechen (speziell in der entity, und intern soll es dann
als signed dargestellt werden).
bsp :
entity dsp_alu
port (clock : in std_logic;
...
dataout1 : out std_logic_vector (31 downto 0);
...
datain1 : in std_logic_vector (31 downto 0);
);
end entity;
...
architecture behave of dsp_alu is
signed dsp_acc : signed (31 downto 0);
begin
dataout1 <= dsp_acc; -- funzt net
...
dsp_acc <= datain1; -- funzt auch net
end behave;
hat jemand eine idee wie man sowas löst ? kann ja eigentlich kein
problem sein oder seh ich das falsch ?
danke schonmal im voraus
gruß
rene