Hallo again, bin wieder mit meinem Projekt (siehe frühere Beiträge) zugange. Bin auf einige größere Probleme gestoßen und würde mich freuen wenn mir jemand weiterhelfen könnte. Das Problem: Eine bestehende Hardware muß wegen Abkündigung des Xilinx XCS10 (bleifrei) ersetzt werden. Dabei kommuniziert das FPGA sowohl mit einem TMS320F240, zwei statischen Samsung Rams K6R10161, einem CPLD Xilinx XC9536 und einem Flash MT28F400. Des weiteren mehrere 5V Steursignale. Leider ist die gesamte Hardware für TTL 5V Pegel ausgelegt. Meine erste Wahl für einen Ersatztyp fiel auf den Xilinx XC3S50. Dieser ist aber leider nicht 5V tolerant an den Eingängen. Die Ausgänge erreichen bis zu 3,3V, was für einige Bausteine noch reichen könnte. Jedoch sind die meisten IOB bidirektional, was auch bei einem "output disable" dazu führt das 5V am Eingang liegen (Pullup Optokoppler auf 5V). Des weitern bin ich nicht sicher ob die Ausgänge des FPGA eine Schutzdiode gegen die Vio Spannung besitzen was zu noch weitern Problemen führt. (Aber erstmal nebensächlich) Die nachgeschaltete Hardware besteht sowohl aus CMOS HC und HCT Logik, was bedeutet daß der notwendige High-Pegel von 0,7*Vcc=0,7*5V=3,5V nicht erreicht werden kann... Da es sich um ca. 80 Steuersignale handelt, scheint es nicht sinnvoll mit Pegelwandlung anzufangen. Hat jemd einen Tip wie ich das am elegantesten lösen kann? Gibt es vielleicht ein anderes, 5V kompatibeles, bleifreies FPGA eines anderen Herstellers? Oder komme ich um die Pegelwandlung nicht herum? Danke für Tips! Und entschuldigt unqualifizierte Äußerungen. Fange gerade an mit dem Thema FPGA..
Muss es denn unbedingt ein FPGA sein? Schau dir mal die ispMach4xxxV von Lattice an. Das sind schnelle CPLDs mit Gatteräquivalenten von mehreren Zehntausend. Und das interessante: die I/O Spannung kann im Bereich 2,5V bis 5V liegen. Die GPIOs sind in verschiedene Bänke aufgeteilt, die mit separaten I/O-Spannungen versorgt werden können. Umfangreiches Levelshifting ist also möglich. Und schnell sind die Dinger auch (>100MHz). Also ich behaupt mal dass man damit problemlos einen alten Spartan mit 10k-Gates ersetzen kann.
Danke Neutron - wäre vielleicht eine Alternative. Werde ich mir ansehen. Folgende Gründe warum ich ein Xilinx einsetzen will: 1. Es stehen noch Unterlagen und Quellcode aus dem alten FPGA zur Verfügung und somit bietet es sich an, eine ähnliche Variante zu wählen. Die Schaltung macht zudem noch eine QSPI Nachbildung zur KOmmunikation zwischen einem Motorola und einem TI Dsp. Dies scheint mir der "schwerste" Teil zu sein. 2. In der derzeitigen Schaltung wird der RAM des FPGA genutzt. Ich müßte mal abschätzen, was für ein Aufwand es ist, den Teil auszulagern wenn ich ein Lattice einsetze. 3. Mit Xilinx habe ich schon Erfahrungen beim Einsatz von CPLD's und somit bin ich etwas vertraut mit der Entwicklungsumgebung. Genügen die ispmach von lattice der rohs norm? Ist die Entwicklungssoftware kostenlos? Naja, ich werde mir mal die Datenblätter ansehen. Danke
Die Eingänge des Spartan3 sind eingeschränkt 5 Volt tolerant. Man muss bloss darauf achten Schutzwiderstände vorzuschalten, weil die internen Schutzdioden nur einen bestimmten Strom verkraften. Schau dir mal das Datenblatt vom Spartan3 an. Aber wenn die Lattice CPLD's ausreichen, würde ich lieber die nehmen. Weniger Bauteile, flexiblere IO's
Hallo Daniel Das klinkt irgendwie nach Flickschusterei. Das Hardware-Design sollte als erstes mal überarbeitet werden. Es ist erst einmal zu prüfen, ob es einen kompatiblen DSP von TI auch mit 3,3V Schnittstelle gibt. Beim Flash EEPROM und bei dem SRAM sehe ich erst einmal keine Probleme, 3,3V Modelle zu finden. Wofür wird der CPLD verwendet? Kann man den nicht in den FPGA / CPLD verlagern? Für die 5V Logiksignale können Level-Shifter verwendet werden. Man sollte sich aber trotzdem erst einmal fragen ob das überhaupt nötig ist. Was sind das für Signale? Dies alles ist natürlich mit einigen Aufwand verbunden. Die 5V Logik stirbt eben langsam aus. MfG Holger
Danke für eure Hilfsbereitschaft. Das ganze Projekt ist meine Diplomarbeit... Vielleicht wäre es wirklich angebracht, sowohl den TI durch einen 3,3V Typ zu ersetzen und das CPLD-Leben mit in das FPGA aufzunehmen. Jedoch stehe ich da im Konflikt, denn a) möchte ich meine Diplomarbeit so weit möglich überschaubar halten und zum anderen will ich keine "Flickerei" - der Weg weg von 5V sollte eigentlich der Richtige sein. Ich habe heute nachmittag ein Gespräch mit meinem Vorgesetzten - danach bin ich vielleicht schlauer welchen Weg wir wählen. Meld mich danach.
Hallo nochmal, habe mir noch einige Application Notes etc. durchgelesen. Xilinx sagt ausdrücklich, daß der Spartan3 nicht 5V tolerant ist. Der Aufwand alle Pegel anzupassen ist enorm, da die meisten IO's bidirectional arbeiten. Eine komplette Neuauflage des Layouts wäre sicher keine schlechte Idee, sprengt aber den Rahmen meiner Diplomarbeit. (DSP neu, RAM, Flash etc...) Alternativ habe ich mir den Virtex angesehen. Dieser ist komplett 5V tolerant und würde fast alle Probleme erschlagen. Was haltet ihr davon? Allerdings weiß ich nicht, in welcher Preisklasse die liegen. Finde keine Auskunft im Netz. Habe schon eine Anfrage an unseren Disti geschickt. Wahrscheinlich würde der kleinste XCV50 reichen. Grüße
Hallo Daniel Wann willst du deine Arbeit abgeben? Mache dir am Anfang erst einmal einen Zeitplan, den du dann am besten mit deinem Betreuer durchgehst. Da gibt es zum Beispiel die Punkte: Layout, Leiterplattenherstellung, Bestückung Das kann schon einen Monat dauern, bis man endlich die eigene Platine in den Händen hält. Wegen deiner Diplomarbeit werden die nicht unbedingt eine Eilbestellung machen. Dan gibt es noch den Punkte Bauteilbeschaffung. Man kann sich manchmal gar nicht vorstellen, wie lange es dauern kann Teile aus dem gleichen Unternehmen zu bestellen. Ich habe 6 Monate für meine Diplomarbeit gebraucht. In der Zeit wurde eine Hardware entwickelt, ein FPGA-Modell erstellt und EMV-Untersuchungen durchgeführt. Na gut, die Hardware war teils nur eine Abänderung einer schon bereits existierenden Projekts. Hat mir so ungefähr ein paar Tage Zeichenaufwand und Bauteilsuche in der firmeneigenen Bibliothek gespart. Das Aufbauen auf dies schon existierende Projekt hatte auch den Vorteil, dass ich schon an dem FPGA-Modell basteln konnte, als die Hardware noch nicht da war. Das Layout hatte ich auch nicht selber gemacht. (Dafür gibt es schließlich Layouter. :-) ) 8 Lagen kann man ohne Erfahrung auch nicht innerhalb einer Woche layouten. MfG Holger
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