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Forum: FPGA, VHDL & Co. Welchen Logikbaustein?


Autor: Neutron (Gast)
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Mir stellt sich folgendes Problem: ich muss mit einem PLD (FPGA/CPLD)
mehrere untereinander synchrone serielle Datenströme auf eine
(entsprechend schnellere) serielle Ausgangsleitung multiplexen und
hinterher (ebenfalls mit einem PLD) auseinanderführen.

Den Takt der Datenströme kenne ich nicht, ist aber synchron. Den muss
ich irgendwie rekonstruieren und chipintern vervielfachen, damit mein
PLD synchron dazu läuft.

Es handelt sich bei den Datenströmen um ein NRZ Signal mit etwa
10mit/s. Das Protokoll spielt keine Rolle. Die Signale sollen nur 1:1
durchgeschleift werden.

Autor: Xenu (Gast)
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In deinem Text taucht zwar nirgendwo ein Fragezeichen auf,
aber das mit der Synchronisierung wäre am Einfachsten mit Hilfe
von DLLs bzw. PLLs zu lösen. Haben z.B. Xilinx-FPGAs (Virtex,
Spartan-3, ...) eingebaut.

Autor: Neutron (Gast)
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Vielen Dank, das ist schonmal ein Ansatz.

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