Eine RAM-Lösung im Modul für Verilog

[peter (Gast)]

Hallo, guten Tag.
Ich möchte bitte dieses RAM als Modul einbauen, um die Inputs 
(address,data,cs,we,oe)
nicht vom DE1-Pin zu steuern sondern von wire oder reg.
Habe schon einige Versuche gemacht, aber das RAM wird dann nicht von den 
"Total memory bits"
im "Flow Summary" angezeigt, da steht denn "0" als verbrauch drin statt 
zb 65000 .
Das RAM wird aber im RTL-Viewer als Bild erstellt.
Was für eine Lösung gibt es dafür?

Danke.
Gruss

module ram_sp_sr_sw (
clk         , // Clock Input
address     , // Address Input
data        , // Data bi-directional
cs          , // Chip Select
we          , // Write Enable/Read Enable
oe            // Output Enable
); 

parameter DATA_WIDTH = 8 ;
parameter ADDR_WIDTH = 13 ;
parameter RAM_DEPTH = 1 << ADDR_WIDTH;

//--------------Input Ports----------------------- 
input                  clk         ;
input [ADDR_WIDTH-1:0] address     ;
input                  cs          ;
input                  we          ;
input                  oe          ; 

//--------------Inout Ports----------------------- 
inout [DATA_WIDTH-1:0]  data       ;

//--------------Internal variables---------------- 
reg [DATA_WIDTH-1:0] data_out ;
reg [DATA_WIDTH-1:0] mem [0:RAM_DEPTH-1];
reg                  oe_r;

//--------------Code Starts Here------------------ 

// Tri-State Buffer control 
// output : When we = 0, oe = 1, cs = 1
assign data = (cs && oe && !we) ? data_out : 8'bz; 

// Memory Write Block 
// Write Operation : When we = 1, cs = 1
always @ (posedge clk)
begin : MEM_WRITE
   if ( cs && we ) begin
       mem[address] = data;
   end
end

// Memory Read Block 
// Read Operation : When we = 0, oe = 1, cs = 1
always @ (posedge clk)
begin : MEM_READ
  if (cs && !we && oe) begin
    data_out = mem[address];
    oe_r = 1;
  end else begin
    oe_r = 0;
  end
end

endmodule

Dieses ist dann der Start, welches das Modul dann die Variablen usw 
übergibt:

module ram_sp_sr_sw_modul(
  input clk,         
  );

....address     
....data        
....cs          
....we         
....oe            

ram_sp_sr_sw U(
  .clk(clk),
  .data(data),
  .address(address),
  .cs(cs),
  .we(we),
  .oe(oe)
  );
endmodule