numeric_std - sauber +2 rechnen und Übersicht geht flöten

[Andreas B. (loopy83)]

Hallo zusammen,

ich überarbeite gerade ein altes Design und wollte gleich wegen den 
hilfreichen Hinweisen von Lothar 
(http://www.lothar-miller.de/s9y/categories/16-Numeric_Std) die 
numeric_std einpflegen.

alt:

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.std_logic_arith.ALL;
USE ieee.std_logic_unsigned.ALL;
...
type   array_data is array (0 to 7) of std_logic_vector( 7 DOWNTO 0);
signal s_data     : array_data;
type   array_ergebnis is array (0 to 7) of std_logic_vector(11 DOWNTO 0);
signal s_ergebnis : array_ergebnis;
...

FOR I IN 0 TO 7 LOOP
  s_ergebnis(i) <= ("000000" & s_data(i)(s_data(i)'HIGH DOWNTO 2)) + conv_std_logic_vector(2, s_ergebnis(i)'LENGTH);
END LOOP;

neu:

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.numeric_std.ALL;
...
type   array_data is array (0 to 7) of std_logic_vector( 7 DOWNTO 0);
signal s_data     : array_data;
type   array_ergebnis is array (0 to 7) of std_logic_vector(11 DOWNTO 0);
signal s_ergebnis : array_ergebnis;
...

FOR I IN 0 TO 7 LOOP
  s_ergebnis(i) <= std_logic_vector(to_unsigned((to_integer(unsigned("000000" & s_data(i)(s_data(i)'HIGH DOWNTO 2))) + 2), s_ergebnis(i)'LENGTH));
END LOOP;

Abgesehen, dass es mega unübersichtlich wird, will es auch nicht so 
recht klappen.
Ich würde ungern irgendwelche Zwischensignale/-variablen verwenden. Dann 
hat man später noch mehr Probleme das Design zu verstehen.

Kann mir jemand helfen den Knoten lösen?

Vielen Dank!
Andi :)

[VHDL hotline (Gast)]

Dein Knoten ist der, dass du bei der Signaldeklaration gleich unsigned 
verwenden solltest. Dann entfällt das ganze Gecaste, höchstens einmal zu 
den entity-Ports.

Falls du die slv unbedingt behalten willst, dann besser so:

Das hier

FOR I IN 0 TO 7 LOOP
  s_ergebnis(i) <= ("000000" & s_data(i)(s_data(i)'HIGH DOWNTO 2)) + conv_std_logic_vector(2, s_ergebnis(i)'LENGTH);
END LOOP;

wird zu

s_ergebnis(i) <= std_logic_vector(unsigned( ("000000" & s_data(i)(s_data(i)'HIGH DOWNTO 2)) + 2));

Der Operator + ist für unsigned + integer schon definiert. Du castest 
dein data einmal zu unsigned, addierst mit einem integer und castest das 
zurück nach slv.

[VHDL hotline (Gast)]

Korrektur:

s_ergebnis(i) <= std_logic_vector(unsigned( ("000000" & s_data(i)(s_data(i)'HIGH DOWNTO 2)) ) + 2);

[Andreas B. (loopy83)]

Mhm... ausgezeichnete Idee... direkt mir unsigned rechnen!
War wohl zu einfach, um selber darauf zu kommen *Kopf => Tisch*

Vielen Dank!
Andi :)