Hallo, ich habe einen Code für Dual-port RAM genau wie den folgenden Code: http://opencores.org/websvn,filedetails?repname=viterbi_decoder_axi4s&path=%2Fviterbi_decoder_axi4s%2Ftrunk%2Fsrc%2Fgeneric_sp_ram.vhd In meinem Design werden 1 single port RAM und 2 dual port RAM instanziiert. Bei der Synthese werden mit Xilinx alle 3 als BRAM interpretiert. Doch bei Altera wird nur die single port RAM als RAM interpretiert und nicht die beiden dual port RAMs. wie soll ich die Attribute konfigurieren, damit alle 3 auch als BRAM interpretiert werden?
1 | function get_ram_style_altera(dist_ram : in boolean) return string is |
2 | begin
|
3 | if dist_ram then |
4 | return "MLAB, no_rw_check"; |
5 | else
|
6 | return "M10K"; |
7 | end if; |
8 | end function; |
9 | |
10 | attribute RAM_STYLE : string; |
11 | attribute RAM_STYLE of dp_ram : signal is get_ram_style_xilinx(DISTR_RAM); |
12 | |
13 | attribute ramstyle : string; |
14 | attribute ramstyle of dp_ram : signal is get_ram_style_altera(DISTR_RAM); |
Ich kenne mich damit nicht so gut aus und hoffe, dass Sie meine Frage verstanden haben. Mit freundlichen Grüßen Christian