Generic dual port RAM altera

[Guy N. (Firma: Student) (lechristiano)]

Hallo,
ich habe einen Code für Dual-port RAM genau wie den folgenden Code:
http://opencores.org/websvn,filedetails?repname=viterbi_decoder_axi4s&path=%2Fviterbi_decoder_axi4s%2Ftrunk%2Fsrc%2Fgeneric_sp_ram.vhd

In meinem Design werden 1 single port RAM und 2 dual port RAM 
instanziiert. Bei der Synthese werden mit Xilinx alle 3 als BRAM 
interpretiert. Doch bei Altera wird nur die single port RAM als RAM 
interpretiert und nicht die beiden dual port RAMs. wie soll ich die 
Attribute konfigurieren, damit alle 3 auch als BRAM interpretiert 
werden?

  function get_ram_style_altera(dist_ram : in boolean) return string is
  begin
    if dist_ram then
      return "MLAB, no_rw_check";
    else
      return "M10K";
    end if;
  end function;

  attribute RAM_STYLE : string;
  attribute RAM_STYLE of dp_ram : signal is get_ram_style_xilinx(DISTR_RAM);

  attribute ramstyle : string;
  attribute ramstyle of dp_ram : signal is get_ram_style_altera(DISTR_RAM);

Ich kenne mich damit nicht so gut aus und hoffe, dass Sie meine Frage 
verstanden haben.

Mit freundlichen Grüßen
Christian

[Hans (Gast)]

http://www.gstitt.ece.ufl.edu/courses/spring12/eel4712/lectures/vhdl/qts_qii51007.pdf

[J. S. (engineer)]

Ich würde bei Altera die RAMs ausdrücklich instanziieren, anstatt sie zu 
inferieren, weil ich festgestellt habe, dass dann das Zusammenfassen 
überzähliger RAMs besser (oder überhaupt erst) klappt.