Guten Tag zusammen, ich glaube das es ein total triviales Problem ist aber ich komm schon seit 2 Tagen nicht auf die Lösung daher wende ich mich mal vertrauensvoll an euch :-) Ich habe im FPGA eine Clock welche wie ein Signal behandelt wird und zum Zeitpunkt t0 freigegeben wird, jetzt benötige ich die gleiche Clock nochmal zum Zeitpunkt t1, siehe weiter unten... Was ich benötige ist eine Verzögerung der Clock: In: 0001010101...01010100000 Out: 0000010101...01010100000 <- das brauche ich 0000010101...01010101000 <- das wäre auch ok Wichtig ist mir der Start, ob am Schluss die letzte Clock mit kommt oder nicht ist mir egal. Ich hoffe es ist klar geworden was ich brauche, ich wäre für jede Hilfe dankbar. Lieben Gruß Viktor
Was für eine Frequenz hat die Clock und wie viel Jitter ist erlaubt? Gruß Marius
Naja, statt die Clock "loslaufen" zu lassen, wäre es nicht besser ein ClockEnable-Signal einzuführen und dieses zu verzögern. Dein Clock-Signal wirst du wahrscheinlich intern verwenden, da kannst du eine aktive/nonaktive Clock leicht durch ClockEnable ersetzen. Und für den Fall der Clock-Ausgabe über einen Port kannst du auch dort idR ein ClockEnable verwenden.
Hmm ich sollte nicht mehr versuchen so etwas die halbe Nacht zu lösen und mir stattdessen einfach mal ne Mütze schlaf gönnen... Habs jetzt, trotzdem danke für eure Inspiration :-) Lieben Gruß Viktor
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