UART schickt keine Zeichen

[Tim V. (nrgyzer)]

Hallo zusammen,

ich entwickle schon seit einigen Jahren Software. Was 
FPGA-Programmierung angeht bin ich aber ein ziemlicher Neuling. Was ich 
habe ist ein Spartan 6 (konkret: xc6slx150). Nachdem ich nun ein paar 
LEDs zum blinken gebracht habe, möchte ich nun eine UART realisieren. 
Nachdem ich schon einige Foren und Tutorials durchforstet habe, komme 
ich einfach nicht weiter. Ich habe folgendes Constraint-File:

##############################################################
# Clock Pins
##############################################################

NET "clk" LOC = J1 | IOSTANDARD = LVCMOS33;

##############################################################
# TxD/RxD Pins
##############################################################
NET "ser" LOC = B1 | IOSTANDARD = LVCMOS33;

##############################################################
# Clock Domains
##############################################################

NET "uartclk" TNM_NET = "uartclk";
TIMESPEC "TS_clk" = PERIOD "uartclk" 50 MHZ HIGH 50%;

Meine uart (nur tx-Seite) sieht wie folgt aus (weitestgehend von 
http://electronics.stackexchange.com/questions/13718/implement-serial-port-on-fpga-verilog 
übernommen):

// Serial port demo program
// 
// Assumptions: 50Mhz clock rate

module SerDemo(input uartclk, output ser);

// Start signal tells it to start sending bits
reg start;

//The bits of data to send
reg [7:0] data;

/////////////////////////////////////////////////////////////////////////////
// Serial port clock generator
// Generate a 9600 baud clock signal for the serial port by dividing the
// 50Mhz clock by 5208

reg [14:0] clockdiv;

// Count from 0..5207 then reset back to zero
always @(posedge uartclk) 
begin
    if (clockdiv == 5207) 
        clockdiv <= 0;
    else
        clockdiv <= clockdiv + 1;
end

// The serclock is a short pulse each time we are reset
wire serclock = (clockdiv == 0);

/////////////////////////////////////////////////////////////////////////////
// Serial port state machine
// Only start the state machine when "start" is set. Only advance to the
// next state when serclock is set.

reg [3:0] state;

always @(posedge uartclk)
begin
   case (state)
        4'b0000: if (start) state <= 4'b0001;
        4'b0001: if (serclock) state <= 4'b0010;    // Start bit
        4'b0010: if (serclock) state <= 4'b0011;    // Bit 0
        4'b0011: if (serclock) state <= 4'b0100;    // Bit 1
        4'b0100: if (serclock) state <= 4'b0101;    // Bit 2
        4'b0101: if (serclock) state <= 4'b0110;    // Bit 3
        4'b0110: if (serclock) state <= 4'b0111;    // Bit 4
        4'b0111: if (serclock) state <= 4'b1000;    // Bit 5
        4'b1000: if (serclock) state <= 4'b1001;    // Bit 6
        4'b1001: if (serclock) state <= 4'b1010;    // Bit 7
        4'b1010: if (serclock) state <= 4'b0000;    // Stop bit
        default: state <= 4'b0000;                  // Undefined, skip to stop
    endcase
end


///////////////////////////////////////////////////////////////////////////////
// Serial port data
// Ensure that the serial port has the correct data on it in each state

reg outbit;

always @(posedge uartclk)
begin
    case (state)
         4'b0000: outbit <= 1;              // idle
         4'b0001: outbit <= 0;              // Start bit
         4'b0010: outbit <= data[0];        // Bit 0
         4'b0011: outbit <= data[1];        // Bit 1
         4'b0100: outbit <= data[2];        // Bit 2
         4'b0101: outbit <= data[3];        // Bit 3
         4'b0110: outbit <= data[4];        // Bit 4
         4'b0111: outbit <= data[5];        // Bit 5
         4'b1000: outbit <= data[6];        // Bit 6
         4'b1001: outbit <= data[7];        // Bit 7
         4'b1010: outbit <= 1;          // Stop bit
         default: outbit <= 1;          // Bad state output idle
    endcase
end

// Output register to pin
assign ser = outbit;

///////////////////////////////////////////////////////////////////////////////
// Test by outputting a letter 'T'

always @(posedge uartclk)
begin
     data = 84; // ASCII 85 = T
     start = 1;
end

endmodule

Die UART soll ständig das Zeichen "T" zum Rechner schicken. Wenn ich den 
Clock-Pin (J1 - 100MHz) für die UART-Clock (uartclk) verwende und meinen 
Counter (die 5207) entsprechend anpasse, empfange ich immer das Zeichen 
"T". Wenn ich allerdings den Code oben verwende und nicht die 100MHz 
nehmen möchte, die bei J1 anliegen, sondern nur 50MHz, läuft scheinbar 
überhaupt nichts. Ich empfange nichts und die TxD-LED auf dem Board 
zeigt auch nichts an. Es scheint so, als sendet der FPGA schlichtweg 
nichts. Was mache ich falsch? Muss ich bei meinem TIMESPEC für die 
uartclk noch irgendwas angeben oder...?!?

[Falk B. (falk)]

@ Tim V. (nrgyzer)

>ich einfach nicht weiter. Ich habe folgendes Constraint-File:

Pinzuweisung und Definition des Taktes.

>Die UART soll ständig das Zeichen "T" zum Rechner schicken.

Nicht so gut und sinnvoll. Denn der braucht auch mal ne Pause zum 
synchronisieren, wenigstens einmal am Anfang. Aber das wird, mehr oder 
weniger zufällig, schon klappen.

> Wenn ich den
>Clock-Pin (J1 - 100MHz) für die UART-Clock (uartclk) verwende und meinen
>Counter (die 5207) entsprechend anpasse, empfange ich immer das Zeichen
>"T".

Ist doch super.

> Wenn ich allerdings den Code oben verwende und nicht die 100MHz
>nehmen möchte, die bei J1 anliegen, sondern nur 50MHz, läuft scheinbar
>überhaupt nichts. Ich empfange nichts und die TxD-LED auf dem Board
>zeigt auch nichts an. Es scheint so, als sendet der FPGA schlichtweg
>nichts. Was mache ich falsch?

Liegen die 50 MHz auch wirklich an? Hast du den Teiler angepasst?

> Muss ich bei meinem TIMESPEC für die
>uartclk noch irgendwas angeben oder...?!?

Nein, das ist nur für den Synthesizer eine Timingvorgabe, damit er 
prüfen kann, ob deine Logik 50 MHz schafft. Ob du dann wirklich 50 MHz 
anlegst oder nicht, ist dein Bier.

[Tim V. (nrgyzer)]

Vielen Dank für deine Antwort, Falk!

1] Was meinst du mit "Pinzuweisung und Definition des Taktes."? Die 
nicht verwendeten Pins sind floatend.

2] Was müsste ich denn einbauen, damit der sich synchronisieren kann? 
Müsste ich noch einen Reset-State beim Zähler mit einbauen, so wie es 
auf 
http://electronics.stackexchange.com/questions/13718/implement-serial-port-on-fpga-verilog 
beschrieben ist?

3] Ja, finde ich auch :). Zumindest klappt schonmal bei 100MHz.

4] Welchen Teiler meinst du konkret? Die 5207 bzw. 5208 sollten für 50 
MHz und 9600 Baud reichen. Oder meinst du noch etwas anderes? Oder 
meinst du Clock Domain Crossing 
(http://www.fpga4fun.com/CrossClockDomain.html)?

5] Achso, okay. Ich dachte durch das TIMESPEC-Constraint erhalte ich 
irgendwie eine 50 MHz-Clock, auf die ich mich in meinem Verilog-Modul 
beziehen kann...

[Falk B. (falk)]

@Tim V. (nrgyzer)

>1] Was meinst du mit "Pinzuweisung und Definition des Taktes."? Die
>nicht verwendeten Pins sind floatend.

Ist OK. Das war nur ein allgemeiner Kommentar.

>2] Was müsste ich denn einbauen, damit der sich synchronisieren kann?

Eine Sendepause.

>Müsste ich noch einen Reset-State beim Zähler mit einbauen, so wie es
>auf
>http://electronics.stackexchange.com/questions/137...
>beschrieben ist?

Das ist eine Möglichkeit.

>4] Welchen Teiler meinst du konkret? Die 5207 bzw. 5208 sollten für 50
>MHz und 9600 Baud reichen.

Nach Adam Ries schon. Aber wenn du den Teiler vorher verdoppelt hast 
(wegen dem 100 MHz Takt), musst du ihn dann wieder auf die 5207 zurück 
stellen.

> Oder meinst du noch etwas anderes? Oder
>meinst du Clock Domain Crossing
>(http://www.fpga4fun.com/CrossClockDomain.html)?

Nein.

>5] Achso, okay. Ich dachte durch das TIMESPEC-Constraint erhalte ich
>irgendwie eine 50 MHz-Clock, auf die ich mich in meinem Verilog-Modul
>beziehen kann...

Nein. Das ist nur die Anweisung an den Compiler, das Timing zu prüfen.
Das ist KEIN per Software einstellbarer Oszillator!

[Tim V. (nrgyzer)]

Also an dem Pin J1 liegen ja die 100 MHz an. Was müsste ich tun, damit 
ich daraus 50 MHz machen kann? Müsste ich dann einen anderen 
Oszillator-Pin verwenden oder wie kann ich die 100 MHz an dem J1-Pin 
verwenden um meine UART mit 50 MHz zu clocken?

[P. K. (pek)]

Du speist die 100 MHz in den DLL/PLL-Block (oder wie immer die 
Taktaufbereitung in Deinem FPGA bezeichnet wird) und halbierst ihn auf 
50 MHz.
Das geht ziemlich einfach mit dem CoreGenerator. Den generierten Core 
musst Du dann lediglich noch instanziieren (plus ein propagate clocks in 
den Timing-Constraints).

[Tim V. (nrgyzer)]

Danke pek für die Hinweise. Ich weiß zwar noch nicht genau wie das 
umgesetzt wird. Jetzt habe ich aber zumindest einen prinzipiellen 
Anhaltspunkt, wonach ich suchen muss etc... :)

[P. K. (pek)]

Das hier beschreibt den Einbau prinzipiell:
https://embeddedmicro.com/tutorials/mojo/using-core-generator

Was Du in Deinem Fall brauchst, findest Du im IP-Katalog unter:
FPGA Feature and Design > Clocking > Clocking Wizard