verilog syntax verständnis

[osaft (Gast)]

Hallo,

ich verstehe den folgenden verilog code (port mapping) nicht:

  lpm_ram_dp info_fifo
  (
//...
    .data      (len_cnt & {4{~initialize_memories}}),
 );

Dabei ist:

input [3:0] data;//(4 bit)
//...
reg     [3:0] len_cnt; //(4 bit)
reg           initialize_memories;//(1 bit)

Was bedeutet die 4{~initialize_memories} ?

Versuch:

  PORT MAP
  (
    data      => len_cnt and (not initialize_memories), -- so nicht

[eingast (Gast)]

Das selbe wie:

 .data      (len_cnt & {~initialize_memories, ~initialize_memories, ~initialize_memories, ~initialize_memories}),

[osaft (Gast)]

Danke