Vivado batch mode checkpoint laden vor write_bitstream

[VHDL hotline (Gast)]

Hallo,

ich habe ein Xilinx 7 Series Design, welches ich im Vivado (2015.3) 
batch mode per makefile baue.
Ich mache im batch script etwa folgendes (pseudocode):

synth
opt_design
place
route
write_bitstream

Das funktioniert soweit. Nun möchte ich mit dem PAR-Resultat etwas 
rumspielen, also bitstreams mit verschieden Optionen erzeugen. Deswegen 
habe ich einen checkpoint einfügt.

synth
opt_design
place
route
write_checkpoint chk_par.dcp

Ich starte ein zweites Script

read_chkpoint chk_par.dcp
write_bitstream

Das zweite Script bricht, nack Laden des checkpoints, ab mit

ERROR: [Common 17-53] User Exception: No open design. Please open an 
elaborated, synthesized or implemented design before executing this 
command.

Checkpoint schreiben/laden an andere Stelle funktioniert (z.B. zwischen 
synth und opt_design).

Kann jemand diesen Fehler bestätigen bzw. weiß, ob das ein Bug ist oder 
ich etwas falsch mache? Muss ich noch irgendwie das Design für 
write_bitstream laden?

[VHDL hotline (Gast)]

Gelöst.
Falls jemand mal dasselbe Problem hat:
Entweder read_checkpoint + link_design nehmen oder open_checkpoint.