Vivado: ODDR, FDRE constraints, best practice?

[P. K. (pek)]

Hallo zusammen

Gegeben: Ein Output-Bus (z.B. TESTLED[6:0]) mit Fast-Output-Register im 
Pad (FDRE) zusammen mit zugehörigem Output-Clock (z.B. TESTLED[7], mit 
demselben Clock getoggeltes ODDRE1 mit fixen '1'/'0' an den 
Dateneingängen).

Da Vivado sich permanent über fehlende Constraints beschwert, versuche 
ich das zu definierten. Ergo gesucht: Gute Lösung.

A) Überhaupt nicht cosntrainen? Hatte das bis jetzt (Quatus II) so 
gehandhabt, man kennt ja die Delays, hier: Daten 2.203-2.267ns, Clock 
3.108ns. Wenn man die Phase des ODDR-Clocks gegenüber dem Datenclock 
noch etwas phasenschiebt, passt das perfekt.

B) set_output_delay? Da habe ich permanent den Effekt, dass erstens der 
Clock-Skew vor den Registern in die Berechnung einfliesst (nutzlos, wenn 
schon müsste das maximale Delta der daran beteiligten Skews herangezogen 
werden) und zweitens das "missbrauchte" ODDR-Register natürlich mit dem 
halben Zeitbudget aufwartet. Wie geht eine brauchbare Lösung?

Wie constraint Ihr das?