IP-cores mit AXI4-interface von Xilinx

[Martin O. (ossi-2)]

Von Xilinx gibts eine Reihe IP-cores die AXI4 (streams) benutzen.
Arbeitet von euch jemand damit und hat ein einfaches Beispiel
für mich wo ich lernen kann wie das klappt ?

[Klakx (Gast)]

wenn du wirklich nur AXI4-Stream meinst, dann ist es sehr einfach. Daten 
sind gültig, solange tvalid mitgeschickt wird. Ansonsten passiert 
nichts. Die anderen Signale decken immer mehr Sonderfälle ab. Nicht mal 
Xilinx unterstützt alle.

tlast - signalisiert letztes Datum des Streams
tready - Empfänger signalisiert Empfangsbereitschaft


ein erster Einstieg wäre vielleicht dies:
http://lauri.vosandi.com/hdl/zynq/axi-stream.html

Weiterführend natürlich die Spezifikation und Xilinx Paper (Google) oder 
Examples von Xilinx