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Forum: FPGA, VHDL & Co. ISE-Synthese ohne IO Buffer


Autor: Da Micha (damicha)
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Hallo.

Ich habe mit ein paar FIFOs gebaut. Diese sind ein Teil eines
Gesamtdesigns und haben in ihrer Anwendung keine Verbindung zu den
FPGA-IOPorts (bis auf clk/rst). Ich möchte diese FIFOs gerne in
synthetisierter Form simulieren. Leider baut mir das WebPack immer IO
Buffer und damit Verzögerungen an die Ein- und Ausgangssignale.
Das wiederum kann ich in den Optionen verbieten (Add I/O Buffers), was
zur Folge hat, dass das komplette Design "wegoptimiet" wird.
Mein 2. Versuch war ein "keep" Attribut auf alle Ein- und Ausgänge zu
setzen. Das hilft, leider jedoch nicht bei allen Signalen. Einige meiner
Ausgänge sind einfach unverbunden und die Logic davor fehlt.
Noch mal kurz die eignetliche Frage:
Wie kann ich dem ISE Webpack beibringen mein Design ohne I/O Buffer zu
synthetisieren (Place&Route) und das passender VHDl_Model mit SDF-File
zu erstellen, um eine Post-Place&Route Simulation durchzuführen.

Schon mal Vielen Dank,
DaMicha.

Autor: Xenu (Gast)
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Wenn Du ein Post-Place&Route-Modell haben willst, dann würde ich halt
das Gesamtdesign synthetisieren und dann den FIFO anschauen.

Place&Route nur für einen Teil ist meiner Meinung nach ziemlich
witzlos, weil das dann im Gesamtdesign mit großer Wahrscheinlichkeit
komplett anders geroutet wird.

>Ich möchte diese FIFOs gerne in synthetisierter Form simulieren.

Wieso erstellst Du dann nicht ein Post-Synthese-Modell?
Oder ein Post-Translate-Modell?

Autor: Xenu (Gast)
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Nachtrag:

Habe jetzt nochmal kurz mit WebPack rumgespielt.

Wenn Du beim Mapper "Trim Unconnected Signals" deaktivierst, dann
kannst Du auch ein Post-Map- und ein Post-Place&Route-Modell
erstellen.

Allerdings kommt dann folgende Warnung:
"NCD is not completely routed, some delays may be inaccurate."

Autor: Da Micha (damicha)
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>Wenn Du ein Post-Place&Route-Modell haben willst, dann würde ich halt
das Gesamtdesign synthetisieren und dann den FIFO anschauen.
Das Gesamtdesign gibt es bisher nur als Spezifikation und das auch nur
zum Teil (Entwicklung halt ;-).

Das Post-Place&Route-Model ist auch bei Subdesigns eigentlich immer
ganz sinnvoll, da man schon mal schauen kann, wie sich das Design in
"ungefähr echt" verhält und man kann sich das Zeitverhalten an den
Schnittstellen anschauen. Das erspart einem eventuell Ärger bei der
Fehlersuche im kompletten Design und man bekommt schon mal nen Gefühl
für das Verhalten.

Der Schalter "Trim Unconnected Signals" ist auch schon deaktiviert.
Ich bin da jetzt gar nicht so sicher, ob ich das selbst war oder ob es
inzwischen als Default so ist. Bei der ISE5 gab es mit diesem Schalter
immer unerwünschte Effekte bei nur schreibenden Tri-State-Buffern. Die
wurden dann einfach herausoptimiert und man hatte auf dem Bus mehrere
Quellen.

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