Hat sich erstmal erledigt, muss das Signal NRZI_INT natürlich mit '1'
initialisieren....nun hab ich nur noch nen anderes Problem. Bei
folgendem Code soll der Datenstrom, der in obigen Code reingeht wieder
decodiert werden. Das funktioniert auch, hab nur in der Simulation
Störspitzen bei Data_out = '0' im Takt von CLK. Was is denn da los?
1 | entity DENRZI is
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2 | port(CLK, DATA_IN: in std_logic;
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3 | DATA_OUT: out std_logic);
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4 | end DENRZI;
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5 |
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6 | architecture Verhalten of DENRZI is
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7 | signal DENRZI_INT: std_logic := '1';
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8 |
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9 | begin
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10 |
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11 | DENRZI: process(CLK)
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12 | begin
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13 | if CLK'event and CLK = '1' then
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14 | DENRZI_INT <= DATA_IN;
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15 | end if;
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16 | end process DENRZI;
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18 | DATA_OUT <= DENRZI_INT xnor DATA_IN;
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19 |
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20 | end Verhalten;
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