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Forum: FPGA, VHDL & Co. logische Optimierung abschalten


Autor: Michael Honnef (Gast)
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Hallo zusammen !

Ich versuche gerade aus einem statischen Signal (A) einen
Nadelimpuls(D) zu generieren. Dabei möchte ich einfach die
Gatterlaufzeiten nutzen :
(Ich hab's im Schematic modul von lattice gemacht - also notation
bitte großzügig tolerieren ;-) )

B = A or A
C = B or B
D = A and /C

Aber jetzt wird mir A anscheinend wegoptimiert, da der ContraitEditor
sagt A wäre nicht vorhanden "Can not find that signal name"
Kann ich das auch anders realisieren?
weiss jemand wie man die Optimierung verhindern kann?

DANKE

Michael


 =

Autor: Michael Honnef (Gast)
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Ach so,

Logic_reduction hab ich bereits abgeschaltet.
- hilft aber nicht.

Michael

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