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Forum: FPGA, VHDL & Co. Systemtakt eines Alterea FPGA ausgeben


Autor: Salvatore (Gast)
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Ich möchte den (recht mies aussehenden) Systemtakt eines FPGA auf einem
Port ausgeben. Direkts Durchschleifen führt zu einem asymmetrischen
duty cycle, der auch so rein kommt, wobei die Signalqualität noch
verschlechtert wird.

Nun kenne ich vom Xilinx die DDR-Zell-Architektur, wo mit steigender
und fallender Flanke des Taktes ein neuer Takt erzeugt wird. Das würde
die Signalqualität verbessern, aber den DC nicht zu 50:50 oder ?

Autor: Jörn (Gast)
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Wie wäre es mit einem dedicated PLL Ausgang? Bei der PLL kannst du dann
auch einstellen wie der Duty Cycle aussehen soll.

Gruß Jörn

Autor: Salvatore (Gast)
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Der Takt muss an und abgeschaltet werden bzw gepulst kommen. Die
Erfordernisse kommen aus einer fsm eines anderen Funktionsblocks des
FPGA. Statisch rausgeben, wäre einfach, ja.

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