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Forum: FPGA, VHDL & Co. VHDL Configuration und Generics


Autor: ope (Gast)
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Ausgangspunkt für diesen Thread ist
http://www.mikrocontroller.net/forum/read-9-278209....

Ich habe das Problem erstmal auf die Configuration von Generics
geschoben. Momemtan versuche ich es mit unconstrained generic entities
und bin wie inzwischen üblich auf's Schnäuzchen geflogen:
entity reciprocal_counter_g is
   generic (
      RESET_ACTIVE        : std_logic;
      BITWIDTH_TIME_CNTR  : natural;
      BITWIDTH_EVENT_CNTR : natural);
   port (
      clk         : in  std_logic;
      reset       : in  std_logic;
      start       : in  std_logic;
      stop        : in  std_logic;
      events      : in  std_logic;
      time_count  : out std_logic_vector;
      event_count : out std_logic_vector);
end entity reciprocal_counter_g;

architecture behavioral of reciprocal_counter_g is
   signal time_cnt  : std_logic_vector(BITWIDTH_TIME_CNTR-1 downto 0);
   signal event_cnt : std_logic_vector(BITWIDTH_TIME_CNTR-1 downto 0);
begin
   ...

Hier binde ich die generics erst in der architecture. Es gibt keine
Defaults, da zuvor beim Laden der configurations ein Mismatch zwischen
der dafault Portsize und der aktuellen Portsize kam (zB. Port size (32)
does not match actual size (16) for port /path/to/count'), sprich
defaults und configuration widersprachen sich.

Nun kommt die eigentliche Instanz ohne generics. Diese sollten per
Konf. ausgewählt werden damit ich bei der Postsynthese die architecture
gleich mit der synthetisierten austauschen kann:
entity reciprocal_counter is
   port (
      clk         : in  std_logic;
      reset       : in  std_logic;
      start       : in  std_logic;
      stop        : in  std_logic;
      events      : in  std_logic;
      time_count  : out std_logic_vector;
      event_count : out std_logic_vector);
end entity reciprocal_counter;

architecture behavioral of reciprocal_counter is
   component reciprocal_counter_g is
      port (
         clk         : in  std_logic;
         reset       : in  std_logic;
         start       : in  std_logic;
         stop        : in  std_logic;
         events      : in  std_logic;
         time_count  : out std_logic_vector;
         event_count : out std_logic_vector);
   end component reciprocal_counter_g;
begin
   reciprocal_counter_i : reciprocal_counter_g
      port map (
         clk         => clk,
         reset       => reset,
         start       => start,
         stop        => stop,
         events      => events,
         time_count  => time_count,
         event_count => event_count);
end architecture behavioral;

Jetzt kommen die Konfigurationen:
configuration counter_24_cfg of reciprocal_counter is
   for behavioral
      for all : reciprocal_counter_g
         use entity work.reciprocal_counter_g(behavioral)
            generic map (
               RESET_ACTIVE        => '1',
               BITWIDTH_TIME_CNTR  => 24,
               BITWIDTH_EVENT_CNTR => 24);
      end for;
   end for;
end counter_24_cfg;

configuration synthese_cfg of reciprocal_counter is
   for behavioral
      for all : reciprocal_counter_g
         use entity work.reciprocal_counter_g(structural);
      end for;
   end for;
end synthese_cfg;

Alles compiliert in MXE sauber durch, will ich aber eine Konfiguration
laden kommt:

Port 'time_count' is not constrained. Was zuvor durch die Defaults zu
früh gebunden wurde, wird nun überhaupt nicht mehr gebunden.

Für mich stellt sich die Frage, wann werden die Configuration denn
eigentlich gemappt? Zur Compiliertzeit, zur Simuzeit (d.h. der compiler
müsste für alle Konfigurationen jeweils das generic file compilieren)
oder wann? Irgendwie scheine ich ein falsches Verständis für die
generics und configs entwickelt zu haben. Die comp.lnag.VHDL FAQ hält
sich in solchen Fragen auch sehr zurück.

Viele Grüße
Olaf

Autor: Klaus Falser (kfalser)
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Wenn Du deinen generischen Counter so definierst
entity reciprocal_counter_g is
   generic (
      RESET_ACTIVE        : std_logic;
      BITWIDTH_TIME_CNTR  : natural;
      BITWIDTH_EVENT_CNTR : natural);
   port (
      clk         : in  std_logic;
      reset       : in  std_logic;
      start       : in  std_logic;
      stop        : in  std_logic;
      events      : in  std_logic;
      time_count  : out std_logic_vector(BITWIDTH_TIME_CNTR-1 downto
0);
      event_count : out std_logic_vector(BITWIDTH_TIME_CNTR-1 downto
0));
end entity reciprocal_counter_g;

architecture behavioral of reciprocal_counter_g is
   signal time_cnt  : std_logic_vector(BITWIDTH_TIME_CNTR-1 downto 0);
   signal event_cnt : std_logic_vector(BITWIDTH_TIME_CNTR-1 downto 0);
begin
   ...

und Deinen synthetisierbaren 24 Bit Counter
entity reciprocal_counter is
   port (
      clk         : in  std_logic;
      reset       : in  std_logic;
      start       : in  std_logic;
      stop        : in  std_logic;
      events      : in  std_logic;
      time_count  : out std_logic_vector[23 downto 0];
      event_count : out std_logic_vector[23 downto 0]);
end entity reciprocal_counter;

architecture behavioral of reciprocal_counter is
   component reciprocal_counter_g is
   generic (
      RESET_ACTIVE        : std_logic;
      BITWIDTH_TIME_CNTR  : natural;
      BITWIDTH_EVENT_CNTR : natural);
   port (
      clk         : in  std_logic;
      reset       : in  std_logic;
      start       : in  std_logic;
      stop        : in  std_logic;
      events      : in  std_logic;
      time_count  : out std_logic_vector(BITWIDTH_TIME_CNTR-1 downto
0);
      event_count : out std_logic_vector(BITWIDTH_TIME_CNTR-1 downto
0));
   end component reciprocal_counter_g;
begin
   reciprocal_counter_i : reciprocal_counter_g
      generic map (
         RESET_ACTIVE        => '1',
         BITWIDTH_TIME_CNTR  => 24,
         BITWIDTH_EVENT_CNTR => 24);
      port map (
         clk         => clk,
         reset       => reset,
         start       => start,
         stop        => stop,
         events      => events,
         time_count  => time_count,
         event_count => event_count);
end architecture behavioral;
[C]

dann müsstest Du mit diesen Konfiguration umschalten können
[C]
configuration behavioral_cfg of reciprocal_counter is
   for behavioral
      for all : reciprocal_counter_g
         use entity work.reciprocal_counter_g(behavioral)
      end for;
   end for;
end behavioral_cfg;

configuration synthese_cfg of reciprocal_counter is
   for behavioral
      for all : reciprocal_counter_g
         use entity work.reciprocal_counter_g(structural);
      end for;
   end for;
end synthese_cfg;

Hoffentlich habe ich keine Tippfehler gemacht.
Grüße
Klaus

Autor: Klaus Falser (kfalser)
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Halt, halt, halt, da habe ich jetzt übereilt geschrieben und gedacht.

In der Konfiguration für deine TESTBENCH kannst Du jetzt für die
Instanz  deines 24 Bit Zählers (DUT) einmal die architecture
"behavioral" und einmal die architecture "structural" aufrufen.

Entschuldigung
Klaus

Autor: ope (Gast)
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vielen Dank Klaus!

Wenn ich es richtig verstanden habe, nehme ich die generics im wahrsten
Sinne des Wortes als reine Schablonen, die ich mit den jeweiligen
entities bzw. deren architectures instanziere. Damit benutze ich die
Configurationen nur zum Umschalten zwischen den einzelnen
architectures.

Lt. div. Seiten soll das mappen von generics aber auch in den configs
machbar sein, bis hin zum port mapping. Ich bin aber froh, wenn es
erstmal so funktioniert.

Leider bekomme ich beim Aufruf der jeweiligen Konfiguration die
Meldung:

Generic 'reset_active' has not been given a value.
Instance: /tb_counter/tb/uut File:
source/vhdl/reciprocal_counter_g.vhd

BTW, das renaming (UUT nach DUT zB) in ISE/8.1sp1 scheint nicht zu
klappen.

Momentan sieht's so aus:
entity reciprocal_counter_g is
   generic (
      RESET_ACTIVE        : std_logic;
      BITWIDTH_TIME_CNTR  : natural;
      BITWIDTH_EVENT_CNTR : natural);
   port (
      clk         : in  std_logic;
      reset       : in  std_logic;
      start       : in  std_logic;
      stop        : in  std_logic;
      events      : in  std_logic;
      time_count  : out std_logic_vector(BITWIDTH_TIME_CNTR-1 downto
0);
      event_count : out std_logic_vector(BITWIDTH_EVENT_CNTR-1 downto
0));
end entity reciprocal_counter_g;

architecture behavioral of reciprocal_counter_g is
   ...

und der Instanz als 24-bitter:
entity reciprocal_counter is
   port (
      clk         : in  std_logic;
      reset       : in  std_logic;
      start       : in  std_logic;
      stop        : in  std_logic;
      events      : in  std_logic;
      time_count  : out std_logic_vector(23 downto 0);
      event_count : out std_logic_vector(23 downto 0));
end entity reciprocal_counter;

architecture behavioral of reciprocal_counter is
   component reciprocal_counter_g is
      generic (
         RESET_ACTIVE        : std_logic;
         BITWIDTH_TIME_CNTR  : natural;
         BITWIDTH_EVENT_CNTR : natural);
      port (
         clk         : in  std_logic;
         reset       : in  std_logic;
         start       : in  std_logic;
         stop        : in  std_logic;
         events      : in  std_logic;
         time_count  : out std_logic_vector(BITWIDTH_TIME_CNTR-1 downto
0);
         event_count : out std_logic_vector(BITWIDTH_EVENT_CNTR-1
downto 0));
   end component reciprocal_counter_g;
begin
   reciprocal_counter_i : reciprocal_counter_g
      generic map (
         RESET_ACTIVE        => '1',
         BITWIDTH_TIME_CNTR  => 24,
         BITWIDTH_EVENT_CNTR => 24)
      port map ( ... );

end architecture behavioral;

und den TB als generic
entity TB_counter_g is
   generic (
      RESET_ACTIVE : std_logic := '1';
      COUNT_DEPTH  : natural   := 24);
end entity TB_counter_g;

architecture behavioral of TB_counter_g is
   constant BITWIDTH_TIME_CNTR  : natural := COUNT_DEPTH;
   constant BITWIDTH_EVENT_CNTR : natural := COUNT_DEPTH;
   component reciprocal_counter is
      port ( ... );
   end component reciprocal_counter;
   ...
begin
   UUT : reciprocal_counter
      port map ( ... );
   ...

und den Konfigurationen
configuration TB_counter_24_behavioral_cfg of TB_counter_g is
   for behavioral
      for UUT : reciprocal_counter
         use entity work.reciprocal_counter_g(behavioral);
      end for;
   end for;
end TB_counter_24_behavioral_cfg;

configuration TB_counter_24_synthesis_cfg of TB_counter_g is
   for behavioral
      for UUT : reciprocal_counter
         use entity work.reciprocal_counter(structural);
      end for;
   end for;
end TB_counter_24_synthesis_cfg;

So recht kann ich es nicht nachvollziehen, da ich imo für reset_active
defaults angegeben habe.

Ohne Configuration klicken in MXE aus ISE heraus klappt die Simu aber
direkt! Erst beim Auswählen einer der beiden Configs kommt obiger
Fehler.

Anbei das komplette Bsp. was nach der Synthese nicht mehr funzt, aber
das ist ein anderes Thema :/

Viele Grüße
Olaf

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