Simulation, durchgehend 'U', Neuling

[Newb (Gast)]

Hallo Leute, ich habe dass Problem, dass ich in der Simulation nur 
Undefined 'U' für meine Eingänge EN und S ausgegeben bekomme.

Mein Code :

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--use IEEE.NUMERIC_STD.ALL;

-- Uncomment the following library declaration if instantiating
-- any Xilinx leaf cells in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity Praktikum1 is
  Port (EN , S : in std_logic;
        Out1 : out std_logic
        );
end Praktikum1;

architecture Behavioral of Praktikum1 is

begin

       XOR1_proc : process (EN, S)
    
        begin
            
            if (EN = '1' and S = '0') then
                Out1 <= '1'; 
            elsif (EN = '0' and S = '1') then
                Out1 <= '1';
            else 
                Out1 <= '0';
            end if;
        end process;

end Behavioral;

Testbench:

entity XOR_TB is
--  Port ( );
end XOR_TB;

architecture Behavioral of XOR_TB is

    COMPONENT Praktikum1
        port (EN, S : in std_logic := '0';
              Out1 : out std_logic
              );
    END COMPONENT;
    -- input
    signal EN_TB : std_logic;
    signal S_TB : std_logic;
    -- output
    signal Out1_TB : std_logic; 

begin

        uut : Praktikum1 
            port map ( EN => EN_TB,
                       S => S_TB,
                       Out1 => Out1_TB);
       
       test : PROCESS
        BEGIN     
            
            EN_TB <= '0';
            S_TB <= '0';
            wait for 100 ns;
            EN_TB <= '1';
            wait for 100 ns;
            EN_TB <= '0';
            S_TB <= '1';
            wait for 100 ns;
            S_TB <= '1';
            wait for 100 ns;
            wait;
            
        END PROCESS;
end Behavioral;

Ich hoffe mir kann jemadn Helfen, Danke im Vorraus!

[Dussel (Gast)]

Zuerst mal wird es deutlich lesbarer, wenn der Code von [vhdl ] und 
[/vhdl ]  ohne die Leerzeichen in der Klammer eingeschlossen wird.

Mir fällt so auf den ersten Blick kein Fehler auf. Simulierst du die 
Testbench?

[Newb (Gast)]

Ja ich Simuliere. dann bekomme ich die übliche Zeitleiste nur keine 
Veränderung an den Eingängen und dem Ausgang und die Eingänge EN und S 
sind 'U' zu jedem Zeitpunkt.

Danke für den Tip mit der Klammerung.

[Dussel (Gast)]

Ich meine, simulierst du die Testbench und nicht nur Praktikum1. Mir 
scheint es, als simulierst du Praktikum1. Da werden keine Signale 
gesetzt und dementsprechend sind die uninitialisiert. Womit simulierst 
du?

Bei mir funktioniert es mit ghdl. Das Ergebnis ist angehängt. Nur das 
letzte wait habe ich entfernt (nur wegen der Simulation, an der Funktion 
sollte das nichts ändern).
Entschuldigt bitte das schlechte Bild/Informationsverhältnis. 50kB 
sollten aber noch für jeden verträglich sein.

[Newb (Gast)]

Oh Backe. Danke! Das war wirklich das Problem...