Ich habe eine Frage zur Umsetzung der Radix-2 FFT. Xilinx stellt einen IP Core bereit. Die Application Note DS260 (S.9 Abb. 5) gibt Auskunft über die Implementierung. Der Radix-2 Butterfly beinhaltet eine Multiplikation und zwei Additionen. Der Ressourcen-Report (ISE) weist die Verwendung von 4 DSP Blöcken aus. Kann mir jemand die Differenz erläutern.
Die erklärt sich aus der Tatsache, dass Du eine KOMPLEXE Multiplikation hast.
Da spielt noch mehr mit, wie z.B. die Auflösung / Bitbreite. Man kann auch ein bischen auswählen, WIE die Multiplier implementiert werden. Einmal explizit im CoreGen und einmal implizit über die Randbedingungen. Bei schnellen FPGAs packt er Teile von Termen bei MULs > 18 Bit und manchmal ganze Multipliert komplett in fabric zu bauen, wenn die Frequenz es zulässt. Hatte dazu mal eine Tabelle irgendwo hier gepostet, wo die Bitbreite bei MUL-Operationen langsam steigt und das gut erkennbar ist, finde es aber momentan nicht.
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