undefinierte Zustände der Eingangspins

[A. N. (netbandit)]

Hallo,

wenn an einem Eingang ein Z oder U Zustand anliegt wirkt sich das in
der Post Fit Simulation so aus, dass alle davon abhänigen
Nachfolgesignale den Zustand X haben.
Das ist natürlich nicht gewünscht.
Gibt es eine Möglichkeit für die nachfolgende Logik einen definierten
Zustand zu erzeugen, wenn der Eingang Z oder U ist?

Hilft vielleicht das hier:

SIGNAL1 <= '0' when EINGANG1 = 'Z' or EINGANG1 = 'U' else
EINGANG1;

Ich verwende ich CPLD von Xilinx (XC95144)

Aber jetzt erstmal gute Nacht :)
André

[FPGAküchle (Gast)]

Ist ein Eingang ein CPLD Pin? Dann klemm doch in der testbench
in einen PullUp -Down dran, also  eingang <= 'L' oder Eingang <=
'H'.

Aber wenn da 'X' in das Design wandert, wenn der Eingang 'Z' ist,
dann ist entweder die Testbench unvollständig (meint in Echt sendet ein
andere Chip, oder Pulls sind aktiv) oder die Daten werden im
falschen zeitpunkt übernohmen. Und 'U' am Eingang sollte in der
Testbench nie passieren.

[A. N. (netbandit)]

@FPGAKüchle:

stimmt das mit den "PullUps" bzw. "PullDowns" ist eine gute Idee,
werde ich wohl machen.
Ich habe einen inout Pin für den Datenbus und es treten eben Zustände
auf wo intern ein 'Z' anliegt, weil der Chip auf Daten wartet und
extern ein 'Z' weil die Quelle auch auf Daten wartet, bzw. noch nicht
auf "Daten senden" umgeschaltet hat.
Es sind also nur Übergangszustände die eine begrenzte zeit anliegen.

Da aber mein Experimentierboard sowieso überall über PullUp
Widerständen an den Pins des CPLDs vefügt ist die Lösung mit "L" und
"H" sehr gut finde ich :)