FPGA - Clear LCD Display

[Daniel (Gast)]

Hallo,

ich bin ein blutiger Anfänger im Programmieren, vor allem beim Verilog / 
HDL.
Ich arbeite derzeit mit einem EBlocks2 Board und dem LCD Combo Board 
BL0114.

Ich habe auch einen Code geschrieben der soweit funktioniert, dass ein 
Zeichen ausgegeben wird, sofern ein Knopf gedrückt wird. Jedoch will das 
Clearen des Displays nicht funktionieren. Dafür setze ich LCD_RS auf 0 
damit ein Befehl geladen wird und lade dann den Wert 8'b000000001 ein.

always @ (posedge clk) begin
    count1 <= count1 + 1;
    case (state) 
      STATE00: begin
        if(TasterR) begin
          ResetF <= 1;
          LCD_RS <= 0;
          state <= STATE01;
        end
        else if (TasterN) begin
          ResetF <= 0;
          LCD_RS <= 1;
          state <= STATE01;
        end
      end
      
      STATE01: begin //LCD hat nur 4 Datenpins
        if(count1 == 11'h1 & !ResetF) begin
          RxD_data <= 4'b0010; //Erster Teil für das Zeichen "$"
          state <= STATE02;
        end
        else if(count1 == 11'h1 & ResetF) begin
          RxD_data <= 4'b0001; // Erster Teil für das clearen des Displays
          state <= STATE02;
        end
      end
    
      STATE02: begin
        if(count1 == 11'h32) begin
          LCD_E <= 1;      
          state <= STATE03;
        end
      end
      
      STATE03: begin
        if(count1 == 11'h64) begin      
          LCD_E <=0;
          state <= STATE04;
        end
      end

      STATE04: begin
        if(count1 == 11'h96 & !ResetF) begin      
          RxD_data <= 4'b0100; //Zweiter Teil für das Zeichen "$"
          state <= STATE05;
        end
        else if(count1 == 11'h96 & ResetF) begin
          RxD_data <= 4'b0000; // Zweiter Teil für das clearen des Displays
          state <= STATE05;
        end
      end
      
      STATE05: begin
        if(count1 == 11'hC8) begin    
          LCD_E <= 1;
          state <= STATE06;
        end
      end
      
      STATE06: begin
        if(count1 == 11'hFA) begin  
          LCD_E <= 0;
          state <= STATE07;
        end
      end
      
      STATE07: begin
        if(count1 == 11'h4E2) begin
          RxD_data <= 4'b0000;
          state <= STATE08;
        end  
      end
      
      STATE08: state <= STATE00;
      
      default: ;
  endcase
end
endmodule

Hat hier jemand einen Tipp für mich? Das wäre wirklich super!

Viele Grüße,
Daniel

[Jens (Gast)]

In deinem State00 hast du zwei if Verzweigungen für die beiden Taster.
Der else Zweig der Abfragen ist aber nicht angegeben.
Das führt bei der Synthese zu Problemen. Dass dein Signal RS wirklich so 
gesetzt ist, ist meiner Meinung nach nicht sicher gestellt.
Hast du das mit dem Oszi mal angeschaut, dass auch alle Signale passen.
Was sagt dein Simulator dazu?

Gib mal die fehlenden Zweige an und versuche es nochmal.

Grüße, Jens

[Daniel (Gast)]

Vielen Dank schonmal für die Rückmeldung! Das hatte davor schon 
funktioniert. Aber habe es sicherheitshalber verbessert.

Simulation hat funktioniert wie erwartet.