Hallo ihr, ich habe mit "Core Generator" von Xilinx ISE 8.1i einen Core erstellt. Wie binde ich diesen nun in ein bestehendes Projekt ein? Bei der Core Erstellung wurde auch eine .vhd Datei erstellt in der innerhalb der ARCHITECTURE vor BEGIN diese Zeile steht for all : wrapped_fifo_64in_8out use entity XilinxCoreLib.fifo_generator_v2_1(behavioral) und wenn ich den Syntax überprüfe, meldet mir das Programm diesen Fehler: ERROR:HDLParsers:3281 - "D:/.../fifo_64in_8out.vhd" Line 72. behavioral is not an architecture body for fifo_generator_v2_1 in library XilinxCoreLib Kann mir da jemand weiterhelfen?
Das .vhd File ist nur zur Simulation, da der Core-Generator eine fertige Netzliste erzeugt. Zusätzlich zum .vhd File wird ein .vho (oder so ähnlich) erzeugt, in der eine Component-Definition und ein Beispiel für die Instantierung enthalten ist. Kopiere beides in Dein vhd-File, welches das vom Core-Generator erzeugte Modul verwendet. Die Component Definition beschreibt die Schnittstelle zum erzeugten Core, die Instanz die Verwendung. Der Core selbst, also die Netzliste, wird beim mappen automatisch dazugebunden. Grüße Klaus
simmt, wie klaus sagt, die teile aus der .vho müssen in deine .vhd... eingebunden wird der core jedoch nur automatisch, falls du ihn in deinen aktuellen projekt ordner generiert hast... falls nicht, rechtsklick auf "implement design" --> "properties" --> "translate properties" und unter "macro Search path" den entsprechenden ordner angeben... dann sollte das auch funzen... das mit der .vhd und der simulation funzt auch nicht immer... bei komplexeren cores gibt es da schon mal ein 'X' an den ports... da hilft dann nur noch das post-translate simulation model, um die sache auch ordentlich zu simulieren... gruß next_state <= ehde76
bei mir kommt noch immer diese Fehlermeldung: ERROR:NgdBuild:604 - logical block 'U1_fifo_64in_8out/BU2/U0/memblk/fifo_64in_8out_fifo_generator_v2_1_as_1 _core inst' with type 'fifo_64in_8out_fifo_generator_v2_1_as_1_blkmemdp_v6_2_xst' could not be resolved. A pin name misspelling can cause this, a missing edif or ngc file, or the misspelling of a type name. Symbol 'fifo_64in_8out_fifo_generator_v2_1_as_1_blkmemdp_v6_2_xst' is not supported in target 'spartan3'. Eine Datei mit der Endung "edif" wurde bei mir auch nicht generiert, eine *.ngc ist jedoch vorhanden. wisst ihr woran das liegen könnte? Ich die korrekte Schreibweise habe ich zehnmal überprüft...
jupi,... vorerst bin ich einen Schritt weiter gekommen. Hab nochmal Xilinx Core Generator gestartet und muss wohl irgendeine Einstellung anderst gemacht haben...auf jeden Fall ist das implementieren des Designs erfolgreich durchgelaufen.
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