Frage zu VHDL Code

Und wenn man so machen würde?

architecture Behavioral of code is
signal Takt50: std_logic := '0';
begin

  process (Takt100)
  begin
    if (Takt100 = '1') and (Takt100'event) then
      Takt50 <= not Takt50;
      ausgabe <= Takt50;
    end if;
  end process;

end Behavioral;

Nirgendswo gibts da ein Latch. Das ist doch die normale Vorgehensweise,
interne Signale, wenn man die auch lesen will, und die werden mit
nebenläufiger Zuweisung auf einen Ausgang gelegt. Das selbe macht man
doch auch bei Zählern zB.

Das Latch ist hier im Takt50 zu sehen, wobei ich nicht wüsste, wo da das
Problem ist und wie man es anders machen sollte und warum ...

Der Ausgang ist kein Problem, kommt ja doch direkt aus einem Register.
Etwas anderes wäre, wenn da noch reine Kombinatorik mit reden würde.

Wenn die Ausgabe nochmal gelatched werden soll (z.B. zusätzliches
Register, um es in die IO-Zelle zu packen) dann muss der Takt eben
invertiert ausgegeben werden. Wenn die Flanken des 100ers und des 50ers
passen sollen, dann eben nochmal durch ein FF durch:

TAKT100 : 0101010101010101
TAKT 50 : 0110011001100110
nTAKT50 : 1001100110011001 (comb
clocked : x1001100110011001 (clocked)

Ausgabe : xxx00110011001100 (50clocked nochmal mit 100er geclocked)
(Flanken passen) 2 clks delay

Warum eigentlich ist das so?

zB. hier
http://www.doulos.com/knowhow/vhdl_designers_guide/processes/
steht "The statements within processes execute sequentially, not
concurrently." Also wenn diese beide Anweisungen in einem precess
sind, sollte das auch "richtig" sein, oder? :

architecture Behavioral of code is
signal Takt50: std_logic := '0';
begin

  process (Takt100)
  begin
    if (Takt100 = '1') and (Takt100'event) then
      Takt50 <= not Takt50;
      ausgabe <= Takt50;
    end if;
  end process;

end Behavioral;

Ok, alles klar. Danke!