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Forum: FPGA, VHDL & Co. #Merged#line__


Autor: elfzehn (Gast)
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Wisst ihr was die Meldung in Modelsim bedeutet

#Merged#line__

die tritt auf bei folgendem Prozess:
in der elsif Zeile

signal delayline : std_logic_verctor (4 downto 0);
signal flag : std_logic;

 process(RESET, SDCLK)
  begin
    if RESET='1' then
      delayline <= (others=>'0');
    elsif rising_edge(SDCLK) then
       delayline <= flag & delayline (4 downto 1);
    end if;
  end process;

liegt es villeicht am fehlenden else beim if??

Synthetisieren lässt es sich auf dem FPGA läufts auch,
In Modelsim simulation auch ok, lediglich in der "Instances" 
Baumstruktur des Projects tritt die Meldung
#Merged#line__ mit der Zeilennummer des elsif.. auf.

Ist das ein Problem?







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