Hallo, da bin ich wieder :), kann mir jemand sagen was an diesem Programm falsch ist ich bekomme da ständig die fehlermeldung "Error: Port "and_f1" does not exist in primitive "and2" of instance "P1" ? Ich versuche gerade ein Tutorial zu verstehen und habe so meine probleme. Könnte mir auch jemand posten wie die Dateien aussehen müssten wenn ich die and2 funktion in ein seperates vhdl file packen würde ? Danke Gruß Marek
1 | LIBRARY ieee ; |
2 | USE ieee.std_logic_1164.all ; |
3 | use IEEE.std_logic_unsigned.all; |
4 | -- ###################################### |
5 | |
6 | ENTITY and2 IS |
7 | PORT ( and_x1, and_x2: IN bit ; |
8 | and_f1 : OUT bit) ; |
9 | END and2 ; |
10 | |
11 | ARCHITECTURE verhalten_and2 of and2 IS |
12 | BEGIN
|
13 | and_f1 <= and_x1 AND and_x2; |
14 | END verhalten_and2; |
15 | |
16 | -- ###################################### |
17 | |
18 | ENTITY versuch_1 IS |
19 | PORT ( x1, x2: IN bit; |
20 | f1 : OUT bit) ; |
21 | END versuch_1 ; |
22 | |
23 | |
24 | ARCHITECTURE LogicFunction OF versuch_1 IS |
25 | |
26 | COMPONENT and2 |
27 | PORT ( and_x1, and_x2: IN bit ; |
28 | and_f1 : OUT bit) ; |
29 | END COMPONENT; |
30 | |
31 | |
32 | BEGIN
|
33 | |
34 | P1 : and2 port map (x1, x2, f1); |
35 | |
36 | END LogicFunction ; |