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Forum: FPGA, VHDL & Co. Vergleich zweier std_logic_vector in Modelsim?


Autor: Christian Peters (kron)
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Hallo,

ich möchte zwei std_logic_vector miteinander
vergleichen (gleiche Länge natürlich).
Das scheint mit
if (vec1 < vec2)
auch gut zu gehen, die Synthese meckert jedenfalls nicht.
Will ich es aber simulieren, bekomme ich die merkwürdige Meldung
Warning: NUMERIC_STD.">=": metavalue detected, returning FALSE

Weiß jemand, was das bedeutet und ob ich hier was falsch mache?

Autor: Stefan Hanke (stefanhanke)
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Numeric_std (jedenfalls das, was Xilinx da mitliefert) definiert 
Metavalue in diesem Kontext als alles außer '0', '1', 'H' und 'L'. Guck 
dir deine Vektoren mal genauer an.

Ausserdem gibt es keine Funktion, die explizit für std_logic_vector 
geschrieben ist. Da scheint es eine implizite Typkonversion zu geben...
 -- stefan

Autor: Johannes S. (Gast)
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Hi,
das bedeutet das deine vectoten keinen klar definierten Wert haben, wie 
z.B. 'u' bzw 'x'.
Ich schätze mal Anfangs werden deine vectoren den Wert 'u' haben und die 
Synthese kann deswegen logischerweise keinen Vergleich darauf anwenden.

Autor: Johannes S. (Gast)
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..unglücklich formuliert 'u','x' haben z.B. keinen "klar definierten 
wert".

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