Hallo, ich habe ein groesseres Problem mit einem Coolrunner 2 auf einer Platine. Eine aufgabe der CPLD besteht darin drei 4-fach D/A Wandler (par.) zu programmieren. Soweit funktioniert die Schaltung auch. Ich habe jedoch grosse Probleme mit dem Timing der Betriebsspannung. D.h. die Schaltung funktioniert nur wenn die einzelnen Spannungen (+3.3V und +1.8V) in einem ganz bestimmten Timing abgeliefert werden. Ansonsten gibt es Probleme dass manche Ausgangspins nicht auf 3.3V gezogen werden koennen. Diese betragen dann nur 1.8V. Hatte jemand schon ein aenliches Problem mit der VCC I/O bzw. der Corespannung? Gruss Marc
Was verstehts Du unter Timing? Die Reihenfolge der Spannungen beim Einschalten der Leiterplatte?
Mit dem Begriff "Timing der Betriebsspannung" kann keiner hier was anfangen. Geht es um die Rehenfolge wie die einzelnen Betriebsspannungne angelegt werden? Wenn ja, mit welcher Vorgehensweise bist Du gescheitert oder hattest Du Erfolg? Gruß, fpga-dev
Hallo, ja, es geht darum in welcher Reihenfolge die Spannungen angelegt werden. Mein Netzteil (Agilent 3631A) liefert nicht alle Spannungen zum "gleichen" Zeitpunkt. Meine Schaltung laeuft nur, wenn ich die Corespannung etwa 5ms vor der VCC IO Spannung anlege. Gruss Marc
Dazu gibt's die Application Note xapp389 von Xilinx. Darin ist die geforderte Vorgehensweise beim Anlegen der Spannungen beschrieben. Und daran sollte man sich halten, möchte man möglichen Problemen aus dem Weg gehen. Zitat: "For designs in which VCCIO and VCCINT are not connected to the same power supply (e.g. VCCINT/VCCIO reside at different voltages), it is recommended to have VCCINT ramp before VCCIO. Powering up the core before the I/O is a good practice for most Xilinx devices." Gruß, fpga-dev
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