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Forum: FPGA, VHDL & Co. Grund für Aufteilung in Byteblöcke


Autor: Peter (Gast)
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kann mir einer mal erklären, warum im Beispielcode, der vom EDK (Xilinx) 
erzeugt wird, die gesamten Daten in byte Blöcke aufteilt?
for byte_index in 0 to (C_DWIDTH/8)-1 loop
  if ( Bus2IP_BE(byte_index) = '1' ) then
    slv_reg0(byte_index*8 to byte_index*8+7) <= Bus2IP_Data(byte_index*8 to byte_index*8+7);
  end if;
end loop;

Autor: Artur Funk (Gast)
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Vielleicht, weil slv_reg0 ein 8bit Register ist? Bzw. was soll das Ganze 
realisieren?

Autor: Matthias (Gast)
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Damit man aus dem C Code heraus auch 8 Bit speichern/lesen kann.
z.b. mit
char* slv_reg0 = Basisadresse;
*slv_reg0 = 214; // Schreibt in die 8 höchstwertigsten Bits (slv_reg0(0 
to 7)) des Registers;
*(slv_reg0+1) = 123; // Schreibt in die nächsten 8 bits (slv_reg(8 to 
15)) des Registers. Dabei wird den die entsprechen Byte Enable Signale 
ArBE gesetzt  und nur nur durch deren Auswertung wird sichergestellt, 
dass nicht die ersten geschriebenen 8Bit wieder überschrieben werden.

Autor: Peter (Gast)
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Super! Vielen Dank Matthias für die gute Beschreibung! Jetzt ist es 
klar!

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