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Forum: FPGA, VHDL & Co. Neuer PORT nicht im Design plazierbar!


Autor: Xilinxuser (Gast)
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Ich muss ein bestehenes Xilnixdesign umarbeiten und habe im toplevel 
einige neue Ports eingefügt. Wie kriege ich die in Design?  Im Ucf habe 
ich es per Hand geändert, doch das nimmt er nicht. Dann hjabe ich 
versucht mit assign package pins die locations azugeben, doch bei 
location kann ich nur die Bank auswählen. Wie weise ich dem port einen 
pin zu?  Ich habe auch versucht, es mit der Maus zu ziehen, doch es wird 
nicht angenommen.

Autor: Kim Nagel (kim)
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geh auf deine ucf-file
im Process-Fenster auf
user constrains

unter edit constrians kannst du deinen pin einfügen ;)

Autor: Xilinxuser (Gast)
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Ja, denkste! Wenn ich das tue kommt eine Fehlermeldung von Place and 
Route, daß das Design nicht placebar ist, weil constraints exisiteren.

Ich habe dann einfach den grafischen Editor angeworfen und stand vor dem 
Problem, daß die neuen Pins zwar gezeigt werden, sie aber nicht über 
einen der real verbundenen Pins zu ziehen sind. (Anmerkung: In einem 
vorherigen Design waren diese Ports bereits schon einmal enthalten und 
auch mit diesem Pin verbunden., was sich am UVF des vorherigen Designs 
ablesen lässt.)

Wie gesagt, ist es nicht möglich die Pins drüber zu ziehen, wie ich es 
von Quartus kenne und auch das manuelle editieren a la Excel in der 
DesignObjektliste klappt nicht wie erwartet: Es wird dort unter Location 
nicht einer der Pins, sondern eine der 4 Bänke zur Auswhl gestellt, was 
ich in der Spalte "banks" erwartet hätte.

Autor: Tippgeber (Gast)
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PRojektmüll entsorgen. alles neu synthetisieren.

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