Xilinx ISE: Sythese+Implement Vorgang beschleunigen

[Gast (Gast)]

Hi Leute, ich arbeite an einem recht umfangreichen Design, so dauert die 
Sythese+Implement Design ca. 30-40 Min. Auf Dauer ist es alleine wegen 
vielen kleinen Änderungen recht nervig und teuer :)

Gibt es Tricks, diese Vorgänge zu beschleunigen, z.B. dass die VHD-Files 
die nicht geändert wurden, nicht noch mal synthetisiert werden. Oder 
anderen Sachen, die meine Arbeit beschleunigen würden.

[Falk (Gast)]

@ Gast (Gast)

>Gibt es Tricks, diese Vorgänge zu beschleunigen, z.B. dass die VHD-Files
>die nicht geändert wurden, nicht noch mal synthetisiert werden. Oder
>anderen Sachen, die meine Arbeit beschleunigen würden.

Ja, nennt sich Incremental Design. Muss man in den diversen Optionen 
aktivieren. Ausserdem kann (muss?) man den einzelnen Modulen auf dem IC 
grob die Fläche zuweisen, die er einnehmen darf/soll. Hab ich allerdings 
noch nie gemacht, nur vom FAE gehört.

MFG
Falk