Guten Abend! Habe gerade "Taktung FPGA/CPLD" gelesen, unten befindet sich ein Beispiel. Mir ist nicht ganz klar: Wenn hier zur "CE" eine '1' zugewiesen wird
1 | if rising_edge(clk) then |
2 | if cnt=cnt_div-1 then |
3 | ce <= '1'; |
Und hier wird die "CE" auf eine '1' überprüft:
1 | if rising_edge(clk) then |
2 | if ce='1' then |
passiert das mit gleichem Takt oder mit nächstem???