S/P-DIF decoder Eigenbau / Flankenerkennung

Boris Gast #644690
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Hallo,

ich möchte gerne ein SPDIF Signal in analoge Signale umwandeln...

Die reine Dekodierung schein mit nicht sonderlich schwer (CPLD mit 
64+1bit Schieberegister, Präambel Komparator und Latch)

wo ich gerade allerdings meine Schwierigkeiten habe ist, wie ich am 
BiPhaseMarkCode Signal die Flanken erkennen kann:

Ich überlege schon seit zwei Stunden rum, und hab mir jetzt gedacht, ich 
frag mal nach!

Wie kann ich es erreichen, dass mir das Eingangssignal gleichzeitig den 
Schiebetakt für meine Schieberegisterkette erzeugt?
Es ist ja dummerweise nicht immer die gleiche Flanke, die den Beginn 
eines Time-Slots markiert!

Es muss doch eine Möglichkeit geben, das "voll-digital zu realisieren - 
d.h. keine PLLs oder dergleichen.

Bin für jeden Rat dankbar
Gruß
Boris
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glücklicher Gast #644706
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Du musst aus dem SPDIF-Stream den Takt regenerieren (CDR/clock and data 
recovery). Am einfachsten geht das mit einer Referenzquelle (Oszillator) 
auf deinem Board. Diesen Takt vervielfachst du in deinem FPGA (oder CPLD 
+ clock multiplier extern) z.B. mit dem Faktor 10. Damit samplest du das 
SPDIF-Signal zwecks Flankenerkennung und erzeugst mittels Vergleich mit 
der Referenzquelle deinen Takt. Das nennt sich dann DPLL (digitales 
PLL). Bei solchen niedrigen Frequenzen kann man das so machen.
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