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Forum: FPGA, VHDL & Co. 500MHz+ CPLD/FPGA gesucht


Autor: Georg Schilling (tschotschl)
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Hallo,

ich bin auf der Suche nach einem sehr schnellen 1.8V/2.5V CPLD/FPGA. Mit 
schnell meine ich 500MHz und mehr. Die Pinanzahl möchte ich, wenn es 
geht, auf nicht mehr als 20Pins begrenzen, ist aber nur zweitrangig. 
Kann mir da jemand einen Rat geben ?

Danke,
tschotschl

Autor: FPGAküchle (Gast)
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Virtex-5 ? alles andere könnte zu langsam sein

Autor: FPGAküchle (Gast)
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Lt. marketing passt auch Virtex-4
http://www.xilinx.com/products/silicon_solutions/f...

Autor: Falk Brunner (falk)
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@ Georg Schilling (tschotschl)

>ich bin auf der Suche nach einem sehr schnellen 1.8V/2.5V CPLD/FPGA. Mit
>schnell meine ich 500MHz und mehr. Die Pinanzahl möchte ich, wenn es

Jaja, ich will auch nen Ferrari.

>geht, auf nicht mehr als 20Pins begrenzen, ist aber nur zweitrangig.

Kannst du vergessen.

>Kann mir da jemand einen Rat geben ?

Wozu soll das denn gut sein? Und 500MHz allein sagt GAR nichts über 
irgendwelche Leistungsfähigkeit.

MFG
Falk

Autor: Georg Schilling (tschotschl)
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Danke schonmal für die schnellen Tips. Ich möchte einen Kommando Dekoder 
(bestehend aus 4 Kommando Signalen) bauen. Der Bus läuft bei 500MHz+. 
Deswegen dachte ich mir, dass ich auch so einen schnellen CPLD/FPGA 
brauche. Wenn Du eine andere Lösung kennst, lass es mich wissen.

Autor: Jan M. (mueschel)
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Was heißt Bus? Seriell? Parallel?
Es gibt einige FPGA mit integrierten seriellen Tranceivern, die mehr als 
1 Gbit schaffen. Schon die Virtex2 von xilinx mit RocketIO schaffen über 
600Mbit/Kanal.

Autor: Georg Schilling (tschotschl)
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Es geht um einen parallelen Bus.
Habe gerade herausgefunden, dass der Bus im Worst Case alle 2 Takte ein 
Kommando bringen darf. Allerdings kann man nicht sagen, welcher Takt der 
erste sein wird. Vielleicht hat ja jemand hierzu eine Idee.

Autor: 2917 (Gast)
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Altera hat die Stratix GX Familie. Leider nicht wit wenig pins. Teuer 
ist eigentlich nur das Vorwort.

Autor: Falk Brunner (falk)
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@ Georg Schilling (tschotschl)

>Es geht um einen parallelen Bus.

WELCHEN?

>Habe gerade herausgefunden, dass der Bus im Worst Case alle 2 Takte ein
>Kommando bringen darf. Allerdings kann man nicht sagen, welcher Takt der
>erste sein wird. Vielleicht hat ja jemand hierzu eine Idee.

Du glaubst hoffentlich nicht wirklich, dass man einfach ein FPGA an 
einen 500 Mbit/s Bus klemmt und mal fix mithört dekodiert.

MFG
Falk

Autor: Georg Schilling (tschotschl)
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Doch. Dachte ich eigentlich schon. Klär mich auf, wenn ich hier falsch 
liege. Warum geht das Deiner Meinung nach nicht ?
Es geht um einen Speicherbus, der noch gar nicht auf dem Markt ist, 
soweit ich informiert bin.

Autor: Falk Brunner (falk)
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@ Georg Schilling (tschotschl)

>Doch. Dachte ich eigentlich schon. Klär mich auf, wenn ich hier falsch
>liege. Warum geht das Deiner Meinung nach nicht ?

Weil das sowohl elektrisch als auch logisch alles andere als ein 
Kindergeburtstag ist. Solche schnellen Signale anzuzapfen, ohne dass die 
nennenswert gestört werden ist nicht trivial. Kauf dir ein verdammt 
schnellen DSO mit den entsprechenden Tastköpfen und du hast vielleicht 
ne Chance, das mitzuhören un OFFLINE zu dekodieren. 20k Euro++ und du 
bist dabei.

>Es geht um einen Speicherbus, der noch gar nicht auf dem Markt ist,
>soweit ich informiert bin.

Wie, du weisst nicht wofür du was machen sollst? Oder wird mal wieder 
ein Praktikant losgeschickt, um mal den Stein der Weisen mal fix im 
Internet zu recherchieren?

MFG
Falk

Autor: Georg Schilling (tschotschl)
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> Weil das sowohl elektrisch als auch logisch alles andere als ein
> Kindergeburtstag ist. Solche schnellen Signale anzuzapfen, ohne dass die
> nennenswert gestört werden ist nicht trivial. Kauf dir ein verdammt
> schnellen DSO mit den entsprechenden Tastköpfen und du hast vielleicht
> ne Chance, das mitzuhören un OFFLINE zu dekodieren. 20k Euro++ und du
> bist dabei.

Wie ich das anzapfe, ist ein anderes Problem, dem ich mir schon bewußt 
bin. Habe in diesem Forum aber nie danach gefragt. Laß diese Problem mal 
aus dem Spiel.

> Wie, du weisst nicht wofür du was machen sollst? Oder wird mal wieder
> ein Praktikant losgeschickt, um mal den Stein der Weisen mal fix im
> Internet zu recherchieren?

Ich weiß, dass es für einen Speicherbus ist. Ehrlich gesagt weiß ich ne 
Menge über den Speicherbus, aber das ist doch eigentlich auch nicht 
wichtig. Wenn es bestimmte Fragen zu dem Bus gibt, beantworte ich 
natürlich alles. Soweit ich informiert bin, ist dieser Bus dem Markt 
noch unbekannt. Meist wird alles schneller und kleiner.

Autor: Falk Brunner (falk)
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@ Georg Schilling (tschotschl)

>Wie ich das anzapfe, ist ein anderes Problem, dem ich mir schon bewußt
>bin.

Na hoffentlich. Weil man das bei diesen geschwindigkeiten nämlich nciht 
mehr isoliert betrachten kann.

>Ich weiß, dass es für einen Speicherbus ist. Ehrlich gesagt weiß ich ne
>Menge über den Speicherbus, aber das ist doch eigentlich auch nicht
>wichtig.

Wenn du meinst.

>natürlich alles. Soweit ich informiert bin, ist dieser Bus dem Markt
>noch unbekannt. Meist wird alles schneller und kleiner.

Na dann hast du wohl aber eher einen alten Speicherbus erwischt. DDR2 
hat schon bis zu 800 Mbit/s, GDDR3 und GDDR4 reissen locker die 1.6 
Gbit/s Marke ein. Pro Pin, versteht sich.

MFG
Falk

Autor: Georg Schilling (tschotschl)
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Um nur mal auf eines Deiner Besipiele einzugehen: Die Kommandos und der 
Clock bei einem DDR2 800 kommen nicht mit 800MHz rein. DDR=double data 
rate, sprich es kommen die DATEN mit der doppelten Rate (statt 400 mit 
800MHz) rein, da nicht nur die steigende, sondern auch die fallende 
Flanke berücksichtigt wird. Das hat mit den Kommandos aber nichts zu 
tun. Ist doch aber auch egal. Das hilft mir in meinem Problem nicht 
weiter.

Autor: 2917 (Gast)
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Bei diesen Geschwindigkeiten gibt's kein CMOS mehr, also nicht mehr mit 
rasch nem Faden anhaengen. Standard ist LVDS, a muss man natuerlich den 
Impedanzen genuegen, und mit einem Signal splitten ist auch nichts mehr. 
Dh du baust zuerst mal eine differentielle Eingansgstufe, die LVDS 
treiben kann. Pro Eingang. Wenn's nur schnell um ein Problemchen geht 
wuerd ich mir'n Gigasample Logikanalyzer bei Agilent ausleihen, dh zur 
ansicht kommen lassen. Das wird guenstiger denk ich.

Autor: Falk Brunner (falk)
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@ 2917 (Gast)

>Bei diesen Geschwindigkeiten gibt's kein CMOS mehr,

Wenn das mal kein Irrtum ist. CMOS <> LVCMOS/TTL!

> also nicht mehr mit rasch nem Faden anhaengen. Standard ist LVDS,

Ist es auch nicht. Und selbst LVDS basiert auf CMOS!

>wuerd ich mir'n Gigasample Logikanalyzer bei Agilent ausleihen, dh zur
>ansicht kommen lassen. Das wird guenstiger denk ich.

Meine Rede.

MfG
Falk

Autor: Nobody (Gast)
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na prima, da hat endlich mal einer eine Anwendung für ein FPGA die eine 
Herausforderung darstellt und nicht das übliche DCF-77-Geraffel und
schon wird ihm Mut gemacht.
Nur nicht drüber nachdenken, lieber 20kEUR+ auf den Tisch legen und die
Sache ist gelöst. Glaubt jemand, dass man da einfach mit einem Tastkopf
an das Signal geht und schon zeigt der Bildschirm was man sehen will?

Man könnte ja vielleicht mal versuchen, Signalleitungen mit definiertem
Wellenwiderstand zum FPGA zu verlegen, diese entsprechend abzuschließen
und dann einzusampeln? Vielleicht hat der Bus ja auch einen Takt den
man gleich für Synchronbetrieb nutzen kann?

Da könnten doch ALTERA und XILINX mal zeigen, ob die Marketing-Sprüche
was taugen oder nicht! Why not?

Autor: Fpga Kuechle (fpgakuechle) Benutzerseite
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Nobody wrote:

>
> Da könnten doch ALTERA und XILINX mal zeigen, ob die Marketing-Sprüche
> was taugen oder nicht! Why not?

X und A haben mehr als Merketing Sprüche, sondern detailierte AppNotes 
wie man Speicherbusse an den FPGA anschliesst. Schau mal dort, ob die 
was für 500 MHz extern haben, bei X solltest du nach dem Stichwort MIG 
(memory interface generator) suchen.

Autor: Falk Brunner (falk)
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@ Nobody (Gast)

>Nur nicht drüber nachdenken, lieber 20kEUR+ auf den Tisch legen und die
>Sache ist gelöst.

Klar, wenn du das sagst. Sind ja auch alles Pappnasen und faule Leute, 
die noch nie im Leben was mit schneller Elektronik gemacht haben.

Wer Ironie findet darf sie behalten.

Wer sich in dem Bereich auskennt weiss, dass schnelle Scopes sehr teuer 
sind. Aber sowas selber zu bauen ist zehnmal teurer, selbst wenn man das 
KnowHow hat (was oft NICHT der Fall ist).

> Glaubt jemand, dass man da einfach mit einem Tastkopf
>an das Signal geht und schon zeigt der Bildschirm was man sehen will?

Ja, der Gedanke liegt nahe, wenn jemand naiv sagt

" Der Bus läuft bei 500MHz+. Deswegen dachte ich mir, dass ich auch so 
einen schnellen CPLD/FPGA
brauche."

>Man könnte ja vielleicht mal versuchen, Signalleitungen mit definiertem
>Wellenwiderstand zum FPGA zu verlegen, diese entsprechend abzuschließen
>und dann einzusampeln?

Klar, das stört auch gar nicht den Bus, welcher ja nur abgehört werden 
soll.

> Vielleicht hat der Bus ja auch einen Takt den man gleich für Synchronbetrieb 
nutzen kann?

>Da könnten doch ALTERA und XILINX mal zeigen, ob die Marketing-Sprüche
>was taugen oder nicht! Why not?

Weil hier zuviele naive Leute rumspringen die (fast) nur Flausen im Kopf 
haben. Aber ich lasse mich gern vom Gegenteil überzeugen.

MfG
Falk

Autor: tschotschl (Gast)
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Nobody, fpgakuechle, Danke ! Endlich mal wieder 2 sinnvolle und 
ermutigende Beiträge. Werde mir die Marketingsprüche und AppNotes 
anschauen.

Autor: Mathi (Gast)
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Ich würde mir an Deiner Stelle mal die Lattice SC-Familie ansehen. Die 
haben 2Gbps parallel IOs, sind meiner erfahrung nach einfach technisch 
besser als Xilinx und kosten weniger. Auch wenn Du bei den FPGAs schon 
einen Riesenbatzen Geld vorsehen musst.

Du solltest auch versuchen das Sampling des Busses von den anderen 
logischen Operationen zu "isolieren", das heißt den samplingteil sehr 
klein zu machen und die Auswertung massiv parallel über einige Samples 
laufen zu lassen. Vielleicht 10-20. Damit könntest Du ne Chance haben 
das zu realisieren. Bei Xilinx gibt es auch ein Paper über Serdes. Damit 
hat sich ein Kollege von mir ne Weile rumgeschlagen. Hat aber am Ende 
gefunzt. Ich werd ihn mal fragen welches Paper das war.

Autor: Falk Brunner (falk)
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@ Mathi (Gast)

>Ich würde mir an Deiner Stelle mal die Lattice SC-Familie ansehen. Die
>haben 2Gbps parallel IOs,

Na, das sind doch sicher Tranceiver, KEINE normalen IOs mit 2 Gbit/s.

> sind meiner erfahrung nach einfach technisch besser als Xilinx
> und kosten weniger.

Wirklich? Worauf begründet sich diese Aussage?

MfG
Falk

Autor: Mathi (Gast)
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Ich begründe diese Aussage auf Designerfahrung mit beiden Herstellern. 
Bei uns in der Firma wurden schon Cypress, Xilinx, Altera und Lattice 
verwendet. Die Lattice-Produkte liefern, bei vergleichbaren, Familien 
die besten Ergebnisse.

Probiert habe ich selber nix mit den SC. Aber die 2Gbps läuft nicht über 
Tranceiver. Das ist ja das schöne dabei... Und auch der Systemtakt lässt 
sich auf 700MHz hochbringen.
Leider sind auch diese sooo teuer. 300$ muss man halt für den Kleinsten 
mit bestem speedgrade schon hinlegen.

Autor: Mathi (Gast)
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Ach ja... Nachteil: Das ispLever ;-)

Autor: Falk Brunner (falk)
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@ Mathi (Gast)

>verwendet. Die Lattice-Produkte liefern, bei vergleichbaren, Familien
>die besten Ergebnisse.

Ist immer noch keine substanzielle Aussage. WAS ist KONKRET besser? 
Augendiagramme? Max. Taktfreqeunz?

>Probiert habe ich selber nix mit den SC.

Aha.

> Aber die 2Gbps läuft nicht über Tranceiver. Das ist ja das schöne dabei...

Hast du einen Link zu Datenblatt. Kann ich irgendwie nur schwer gleuben. 
Hab ich da was verpasst?

> Und auch der Systemtakt lässt sich auf 700MHz hochbringen.

 Und? Damit taktest du dann bestenfalls ncoh einfsache Schieberegitzer 
mit ein Lokiglevel dazwischen. Das können X und A auch.

>Leider sind auch diese sooo teuer. 300$ muss man halt für den Kleinsten
>mit bestem speedgrade schon hinlegen.

Von nix kommt nix.

MFG
Falk

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