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Forum: FPGA, VHDL & Co. Zwei Clocksignale


Autor: Jan (Gast)
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Hallo,
ich versuche gerade einen Baustein auszulesen, der zwei readout clocks 
zur verfügung stellt. Das Problem: Das übertragen der Daten startet, 
wenn beide Clocks eine rising edge haben, also:

_/----\____/----\____ <- clk_1
_/--\__/--\__/--\__   <- clk_2
 ^- Genau das muss ich erkennen.

Alle versuche der Art
if ( rising_edge(clk1) and rising_edge(clk2) ) then ...
funktionieren leider nicht.
Hat irgendjemand eine Ideee?

Grüsse,
Jan

Autor: Ratgeber (Gast)
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Beide Clocks eintakten!

Autor: Klaus Falser (Gast)
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Ich kann mir kaum vorstellen, dass der Baustein so mit 2 Clocks 
spezifiziert ist. Du musst irgendetwas falsch verstanden haben.

Gleichzeitigkeit gibt es nicht.

Klaus

Autor: Johannes T. (johnsn)
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Würd mich auch interessieren, welcher Baustein das sein soll. Ich kann 
mir das nämlich auch nicht vorstellen, wie sollen zwei Taktflanken in 
der Realität denn zur exakt gleichen Zeit kommen?

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