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Forum: Mikrocontroller und Digitale Elektronik ATMEGA ADC Verständnisfrage


Autor: Steffan (Gast)
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Hallo,

ich habe eine Frage bezüglihc des ADC beim ATMEGA z.B. beim 128er. 
Spielt aber keine Rolle, ob es der 128er ist oder nicht, könnte auch der 
16er sein.

Und zwar wenn ich es recht verstanden habe, sollte der ADC clock 
zwischen 50kHz und 200kHz liegen.
Der ADC braucht je nach Modi 13 bzw 14 Clockzyklen für die Umwandlung.

Daraus würde ich nun schließen, bei z.B. 8MHz Systemtakt und einem 
prescaler von 128, dass der ADCtakt mit (8MHz/128) 62,5kHz arbeitet.

Nun die zweite Annahme, er wird im Singelmode betrieben d.h. der ADC 
benötigt 13 Takte für die Umsetzung. Würde bedeuten (62,5kHz/13) 4,8kHz 
Samplerate.

Ist das so richtig?

Gruß
Steffan

Autor: Falk Brunner (falk)
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Klingt gut.

Autor: André Wippich (sefiroth)
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Jo, sieht soweit richtig aus.

Allerdings sind die 4,8kHz dann die maximale Samplerate. D.h. die ist 
nur erreichbar, wenn nach jeder Wandlung sofort eine neue gestartet 
wird.

Falls Du also Wandlung startets, ADCH/L ausliest, den ADC-Wert 
verarbeitest und dann eine neue Wandlung startest hättest Du eine 
geringere Samplarate, weil dann zwischen zwei Wandlungen noch einiges an 
Zeit für die Verarbeitung drauf geht. Frag mich jetzt aber nicht, 
wieviel ^_^

Die 4,8kHz könntest Du wahrscheinlich voll nutzen, wenn der ADC als 
free-running läuft und Du mittels Interrupt auf jede abgeschlossene 
Wandlung reagierst, während der ADC schon die nächste Wandlung in 
Angriff nimmt.

Autor: Steffan (Gast)
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@André ja so in der Art hatte ich mir das vorgestellt, wollte die Daten 
erst einmal nur loggen und später verarbeiten.

Danke für die Auskunft

Gruß

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