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Forum: FPGA, VHDL & Co. CPLD Taktversorgung 240 Mhz-> interne PLL?


Autor: Seooel (Gast)
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Hallo

ich möchte einen CPLD mit 240 Mhz Takten, wie mache ich das am besten. 
Auch möchte ich den Jitter möglichst klein halten. Eine interne PLL wäre 
nicht schlecht, aber die CPLD'S scheinen das nicht zu haben.

Hat jemand eine Idee wie ich da am besten vorgehe? Ich werde davon 
verschiedene Takte ableiten, brauche das zu Analysezwecken udn mir 
schienen CPLD's aufgrund der angeblich zeitlich besseren Abschätzbarkeit 
als geeigneter.

mfg

Seppal

Autor: Falk Brunner (falk)
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@ Seooel (Gast)

>ich möchte einen CPLD mit 240 Mhz Takten, wie mache ich das am besten.

Wozu? Das ist für die meisten CPLDs schon über der Leistungsgrenze.

>Auch möchte ich den Jitter möglichst klein halten. Eine interne PLL wäre
>nicht schlecht, aber die CPLD'S scheinen das nicht zu haben.

Eben.

>Hat jemand eine Idee wie ich da am besten vorgehe? Ich werde davon
>verschiedene Takte ableiten, brauche das zu Analysezwecken udn mir
>schienen CPLD's aufgrund der angeblich zeitlich besseren Abschätzbarkeit
>als geeigneter.

Was willst du denn machen?

MFG
Falk

Autor: Seppel (Gast)
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Hallo

Hatte mir die Coldrunner II hatte ich mir überlegt, ja die sind bei 
240Mhz an der Leistungsgrenze, aber denke es geht, wenn nicht gingen 
auch noch 160Mhz falls nicht anders möglich.

Geht darum digitale Patterns zu senden,... empfangen, vergleichen... mit 
verschiedenen Parametren zu experimentieren,... . Und da ist die 
CPLD-FPGA Lösung das optimale. Eigentlich für Datenübertragung. 
Propritäres Geraffels,... und da gibts nichts von der Stange, bzw. 
brauche eigene, flexible Lösungen. Und mit einzelnen IC'S in 
Highspeedlogik geht das nicht mehr und ist auch "Mörderunflexibel".

Also würdest Du eher einen FPGA vorschlagen weil die eine PLL haben?

Ich muss auch mal schauen dass ich auch Logik realisieren kann die nicht 
getaktet ist, also ich brauche definitiv auch nicht taktsynchrone Logik 
um mich auf externe Signale zu Synchronisieren,... .

Seppel

Autor: Artur Funk (Gast)
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Eine PLL bringt dir beim verjittertem Eingangsclock so gut wie nichts. 
Was du brauchst ist ein sauberere Eingangstakt und evtl. einen Jitter 
Attenuator am Datenausgang. Ich weiß jedoch nicht, ob es welche für 220 
MHz existieren und wenn, werden die mehr kosten als dein CPLD selbst. 
Was genaue willst du mit dem CPLD testen? Ich glaube, das Auge bei 200 
MHz reicht für die meisten Anwendungen ohne Zusätze aus.

Autor: Falk Brunner (falk)
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@ Seppel (Gast)

>Geht darum digitale Patterns zu senden,... empfangen, vergleichen... mit
>verschiedenen Parametren zu experimentieren,... . Und da ist die
>CPLD-FPGA Lösung das optimale. Eigentlich für Datenübertragung.

Was nun, CPLD ode FPGA?

>Also würdest Du eher einen FPGA vorschlagen weil die eine PLL haben?

Jain. Bei 200 Mbit/s kann man die interen PLLs/DLLs noch nutzen, aber 
die machen auch einiges an Jitter. Sauber wäre ein 200MHz OSzillator mit 
LVDS Ausgang, direkt ins FPGA eingespeist.

>Ich muss auch mal schauen dass ich auch Logik realisieren kann die nicht
>getaktet ist, also ich brauche definitiv auch nicht taktsynchrone Logik
>um mich auf externe Signale zu Synchronisieren,... .

???
Clock/Data Recovery bei 200 Mbit/s. Na viel Spass. Das sollte man besser 
mit Spezial-ICs machen, um das Rad nicht mühevoll neu erfinden zu müsen. 
Oder ein FPGA mit eingebauten Tranceivern nehmen. Allerdings laufen die 
erst ab 622 Mbit/s

MFG
Falk

Autor: Seppel (Gast)
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Hallo

Die Eingangssignale sind 10 Mbit, ich brauche aber intern das vielfache 
von 80 Mhz, also 160, 240,... .

Ob FPGA oder CPLD weiß ich nicht genau, denke ein CPLD wäre 
wahrscheinlich geeigneter. In die großen FPGA's passt zwar mehr ein, die 
CPLD's könnten aber bei meiner Anwendung bezüglich der Laufzeit besser 
sein, kontollierbarer.

Ein geringer Jitter wäre ok, aber wenn man auf 25ppm will kommt man um 
einen externen, sehr präzisen nicht herum. Ob es mehr sein darf ist eine 
gute Frage, da bin ich noch am tüfteln. Denke die PLL sollte aber unter 
+-100ppm liegen.

Sebastian

Autor: Falk Brunner (falk)
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@ Seppel (Gast)

>Die Eingangssignale sind 10 Mbit, ich brauche aber intern das vielfache
>von 80 Mhz, also 160, 240,... .

???
Und wozu DAS?

>Ob FPGA oder CPLD weiß ich nicht genau, denke ein CPLD wäre
>wahrscheinlich geeigneter. In die großen FPGA's passt zwar mehr ein, die
>CPLD's könnten aber bei meiner Anwendung bezüglich der Laufzeit besser
>sein, kontollierbarer.

Nicht wirklich. Vor allem wenn wir über 240 MHz reden.

>Ein geringer Jitter wäre ok, aber wenn man auf 25ppm will kommt man um
>einen externen, sehr präzisen nicht herum. Ob es mehr sein darf ist eine

???
Jitter wird nicht in ppm angegeben, sondern ns, ps oder UI.

>gute Frage, da bin ich noch am tüfteln. Denke die PLL sollte aber unter
>+-100ppm liegen.

Du redest von Frequenzgenauigkeit, nicht Jitter.

MfG
Falk

Autor: seppel (Gast)
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Hallo

Jitter kann auch in ppm angegeben werden wenn man sich auf eine Frequenz 
bezieht. z.B. beim periodic Jitter.

http://www-md.e-technik.uni-rostock.de/ma/gol/semi...

Aber lassen wir die Einhitendiskussion, ist ja völlig Banane ob ps oder 
ppm, denke kommt drauf an was man meint und wie mans angibt :-) .

Das mit den 160, 240 Mhz, will ich nicht drauf eingehen wozu ich es 
brauche oder brauchen könnte. Wir haben bisher spezial Highspeed Logik 
eingesetzt, funzt auch gut, aber ist etwas unflexibel, braucht Strom wie 
sau.

Frequenzgenauigkeit und Jitter sollten in Summe unter 100 ppm bleiben. 
Ich will eine Taktschwankung die maximal +- 100 ppm ist, besser +-50.



seppel

Autor: madler (Gast)
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Wenn das hier so an die Leistungsgrenzen der Bauteile geht und Du das 
ganze auch beruflich machst, warum schreibst Du nicht einfach mal ne 
Mail an die Leute von Xilinx/Altera etc oder rufst an ?

Die können Dir bestimmt besser weiterhelfen bei so einem Fall und 
schneller gehts auch.

Nicht falsch verstehen, ist ja ne gute Sache das Forum hier aber bei 
solchen Spezialfragen, gerade wenn Du das beruflich machst, helfen die 
Ingenieure beim Hersteller doch gerne weiter.

Autor: sechsmalzwei (Gast)
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Das passende Teil heisst NBC12430 von OnSemi. Der kann alles bis 800Mhz, 
fuer 9.50$, zieht aber abnorm viel Strom.

Autor: Falk Brunner (falk)
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@ seppel (Gast)

>Jitter kann auch in ppm angegeben werden wenn man sich auf eine Frequenz
>bezieht. z.B. beim periodic Jitter.

>http://www-md.e-technik.uni-rostock.de/ma/gol/semi...

Man darf halt nicht alles glauben was im Internet steht. Die 
Angaben/Umrechnung von ps in ppm etc. ist Nonsense und wird in der 
Praxis nie verwendet.

>Aber lassen wir die Einhitendiskussion, ist ja völlig Banane ob ps oder
>ppm, denke kommt drauf an was man meint und wie mans angibt :-) .

Klar, ist ja auch völlig egal ob ich die Masse in kg oder km oder bar 
angebe . . .

>Das mit den 160, 240 Mhz, will ich nicht drauf eingehen wozu ich es
>brauche oder brauchen könnte.

Aha, wieder mal ein Area 51 Projekt. Na dann mal los.

>Frequenzgenauigkeit und Jitter sollten in Summe unter 100 ppm bleiben.

Dieser Satz ist Nonsense.

>Ich will eine Taktschwankung die maximal +- 100 ppm ist, besser +-50.

Das schafft jeder 0815 Quarzoszillator.

MFG
Falk

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