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Forum: FPGA, VHDL & Co. PLL : 42MHz aus 25 erzeugen


Autor: Andreas F. (chefdesigner)
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Ich benutze eine Platine, die an ein 40MHz DEsign adaptiert. Der 
synchrone Pfad läuft genau mit 40MHz, die ich mir aus einer PLL erzeuge, 
welche mit 5/8 läuft. Nun benötige ich aber einen Timeslot mehr und 
beabsichtige über einen Fifo dem Zielsystem über einen Kanal einen etwas 
erhöhten Datenstrom zuzuführen. Zudem verspreche ich mir dadurch ein 
EMV-verbesserndes spreading. Wie kriege ich ungefähr 42MHz hin ?  45 
gingen gfs auch noch ..

Autor: Jürgen Schuhmacher (engineer) Benutzerseite
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Wie wäre es mit 5/3 oder 12/7 ?

Autor: Andreas F. (chefdesigner)
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Schöne Tabelle, möglich wären 45MHZ, aber da ich mit derselben Freq 
Wandler auslesen muss, gehen nur maximal 44, sonst bin ich aus der 
5.5ns-SPEC. Es geht zwar technisch mit 45, aber ich darf nicht ausser 
der SPEC bauen, schöner Mist. Ich will aber nicht noch eine Frequenz 
einführen.

Die 12/7 wären mir schon symphatisch, aber wie kriege ich die hin ?

25 x 6/7 , dann mal 2 ?

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