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Forum: FPGA, VHDL & Co. Mit clk synchronisieren oder nicht?


Autor: Fried Vissel (tich)
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Hi,
ich habe für ein NiosII System folgenden Dekoder bin -> 7 seg Anzeige 
gebaut (zum Anschluß an einen pio):
--------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;

entity bin27seg is

   port (

     -- 4 bit Eingang
        b_in : IN STD_LOGIC_VECTOR (3 DOWNTO 0);
     -- 7 seg Ausgang
        s_out : OUT STD_LOGIC_VECTOR (6 DOWNTO 0)

);

end entity bin27seg;

architecture behav of bin27seg is

begin
  process (b_in)
    begin
      case (b_in) is
  when "0000" => s_out <= "1000000";
  when "0001" => s_out <= "1111001";
  when "0010" => s_out <= "0100100";
  when "0011" => s_out <= "0110000";
  when "0100" => s_out <= "0011001";
  when "0101" => s_out <= "0010010";
  when "0110" => s_out <= "0000010";
  when "0111" => s_out <= "1111000";
  when "1000" => s_out <= "0000000";
  when "1001" => s_out <= "0010000";
  when "1010" => s_out <= "0001000";
  when "1011" => s_out <= "0000011";
  when "1100" => s_out <= "1000110";
  when "1101" => s_out <= "0100001";
  when "1110" => s_out <= "0000110";
  when "1111" => s_out <= "0001110";
       end case;
  end process;
end behav;
-------------------------------------------------
Das ist natürlich asynchron, würdet ihr den Prozess mit der (System) clk 
synchronisieren und wenn ja warum?
Gruß Fried

Autor: Falk Brunner (falk)
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@ Fried Vissel (tich)

>ich habe für ein NiosII System folgenden Dekoder bin -> 7 seg Anzeige
>gebaut (zum Anschluß an einen pio):

>Das ist natürlich asynchron,

Nöö, aber kombinatorisch.

> würdet ihr den Prozess mit der (System) clk synchronisieren

Nein. Den LEDs ist das egal.

MFG
Falk

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