PhysDesignRules:372 (CE pin)

[Hannes Pauli (Gast)]

Hallo FPGA Gemeinde,
was mich dringend interessieren würde, und wonach ich schon seit Wochen 
google quäle ist diese Warnmeldung, die ich vom FPGA Designertool ISE 
9.1 reinbekomme:

PhysDesignRules:372 - Gated clock. Clock net DinCounter3/sislCp is 
sourced by a combinatorial pin. This is not good design practice. Use 
the CE pin to control the loading of data into the flip-flop.

Es handelt sich dabei um mein Count Puls Signal (sislCp) dieser wird zur 
'1', wenn mein Counter um eins höher oder kleiner wird. Meine Frage an 
dieser Stelle wäre jetzt was diese CE pin ist, das ich verweden soll?

[Gast (Gast)]

CE ist clock enable
siehe hier: Taktung FPGA/CPLD

[Andreas S. (andreas) (Admin)]

Du verwendest ein kombinatorisch erzeugtes Signal als Takt. Die Meldung 
will dir sagen dass du das Signal stattdessen an Clock Enable 
anschließen sollst. Siehe Taktung FPGA/CPLD.

[Hannes Pauli (Gast)]

Problem verstanden und behoben.
euch Beiden

[Hannes Pauli (Gast)]

vielen Dank fehlt da :D

leider kann man hier nicht editieren, also nochmal:
Problem verstanden und behoben.
vielen Danke, euch Beiden

[Andreas S. (andreas) (Admin)]

> leider kann man hier nicht editieren

Wenn man sich anmeldet schon.