Nabend, OK die Lizensierung von Quartus 2 hat nun endlich geklappt. Ich habe auch zum testen mal eine Schaltung erstellt. Die Analysis & Synthesis ergibt, dass Pin x (also der Bus) nicht verbunden ist. Dadurch ergeben sich dann diese Folgefehler: Error: Node "x0" is missing source Error: Node "x2" is missing source Error: Node "x3" is missing source Error: Node "x1" is missing source Error: Quartus II Analysis & Synthesis was unsuccessful. 4 errors, 2 warnings Info: Allocated 133 megabytes of memory during processing Error: Processing ended: Mon Mar 10 21:52:33 2008 Error: Elapsed time: 00:00:03 Weiß einer wie ich die Knoten verbinden kann?
Entweder Du machst da auch solche Portpins ran, wie oben, oder Du guckst mal in der Bauteilbibliothek nach einem GND-Symbol o.á. Rick
OK, jetzt funktioniert das. Wo kann sowas nachschlagen? Die Bücher die Ich habe gehen mehr auf den Code ein!
Warum funktioniert das mit dem Bus nicht? Ich habe das mit dem Bus x[3..0] aus einer Zeichnung übernommen. Muss ich den noch irgendwie parametrieren?
Bist du sicher dass der Zeichner von dem Bild, wo du das übernommen hast, auch Quartus verwendet hat? Ich habe im Schematic Editor noch nie mit Bussen gearbeitet, aber mich dünkt das auf deinem Bild, das du gepostet hast, sieht schon bisschen komisch aus. Ich behaupte mal der Bus ist tatsächlich nicht angeschlossen ;)
x[3..0] Bus X[0] Signal 0 vom Bus X[1] Signal 1 vom Bus X[2] Signal 2 vom Bus X[3] Signal 3 vom Bus []
Nein, das mit dem Bus wie oben funktioniert tadelos. Ich habe jetzt allerdings die Vorgängerversion (7.1) benutzt und die Zeichung noch einmal neu erstellt, da ich Probleme mit der Lizensierung hatte. Ich werde die Zeichnung heute abend mal hier einlasten.
Es war definitiv Quartus. In der Funktionsleiste gibt es ja auch das "Bus Node Tool". Ach so, was mir noch aufgefallen ist: Bei der Version 7.1 geht die Compilierung deutlich schneller (ca. Faktor 3).
So hier ist die Schaltung. Wie gesagt besteht keine besondere Änderung zu der Schaltung weiter oben. Und hier das ganze noch einmal als Code:
1 | -- Filename: mux4_VHDL.vhd
|
2 | -- Beschreibung: 4 zu 1 Multiplexer
|
3 | |
4 | LIBRARY ieee; |
5 | |
6 | USE ieee.std_logic_1164.all; |
7 | |
8 | ENTITY mux4_VHDL IS |
9 | PORT x: IN STD_LOGIC_VECTOR(3 DOWNTO 0); |
10 | a, b: IN STD_LOGIC; |
11 | z: OUT STD_LOGIC; |
12 | END ENTITY mux4_VHDL; |
13 | |
14 | ARCHITECTURE verhalten OF mux4_VHDL IS |
15 | z <= (x(0) AND NOT b AND NOT a) OR |
16 | (x(1) AND NOT b AND a) OR |
17 | (x(2) AND b AND NOT a) OR |
18 | (x(3) AND b AND a); |
19 | END ARCHITECTURE verhalten; |
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