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Forum: FPGA, VHDL & Co. Digitales Signal definiert verjittern


Autor: Klaus (Gast)
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Hallo,

hat jemand eine Idee, wie man eine Digitalsignal (150Mps) definiert
mit Jitter belegen kann (in der Größenordnung von mehreren 100ps)?

Gibt es da einen digitalen Baustein, der dafür verwendet werden kann?

Vielen Dank schon mal!

Klaus

Autor: Bernd G. (Firma: LWL flex SSI) (berndg)
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MC 100 E 195 FN, 127 Stufen zu je 20 ps, kann kaskadiert werden, hab 
noch welche!

Autor: Christoph Kessler (db1uq) (christoph_kessler)
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Den Taktquarz mit einer Kapazitätsdiode frequenzmodulieren, wenn er 
zugänglich ist ?

Autor: Klaus (Gast)
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Interessante Idee, aber leider nicht zugänglich!

Autor: Klaus (Gast)
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Gibt es für den MC 100 E 195 FN irgendein Applikationsdatenblatt?

Danke Nochmals!

Autor: Bernd G. (Firma: LWL flex SSI) (berndg)
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AppNote dazu gibt es nicht, das Datenblatt erklärt das Ding meines 
Erachtens nach ausreichend.
Es gibt inzwischen aber bei OnSemi auch modernere Typen (bei gleicher 
Funktionalität)!

Autor: OOO (Gast)
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Ein Steckbrett mit 37 kaskadierten Doppel-Invertern der HCT Baureihe, 
die jeweils 100ps verzögern und dann ganz schnell umstecken.

Autor: Klaus (Gast)
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Wenn ich das richtig verstanden habe ist der MC 100 E 195 praktisch ne 
Delayline. Ich hätte halt gerne ne Lösung die Pulsbreite nicht statisch 
länger oder kürzer zu machen, sondern sie mit einem Signal zeitlich mit 
nem Hub von 1-2ns zu modulieren.

Irgendeine Idee? Wäre echt super dankbar für nen pfiffigen
Lösungsansatz!

Autor: Falk Brunner (falk)
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@ Klaus (Gast)

>länger oder kürzer zu machen, sondern sie mit einem Signal zeitlich mit
>nem Hub von 1-2ns zu modulieren.

>Irgendeine Idee? Wäre echt super dankbar für nen pfiffigen
>Lösungsansatz!

Quick & Dirty Brainstorm.

Differentieller Eingang (LVDS, PECL, schneller Komparator).

Auf P-Eingang, das Signal, auf den N-Eingang das Modulationssignal, 
welches die Schaltschwelle darstellt. Wenn nun das Signal von einem 
Buffer mit definiert "lahmen" Flanken (10..20ns) geliefert wird (HC bei 
3,3V), dann kann man mit der Veränderung der Schaltschwelle die 
Verzögerung modulieren. einfach ein (Sinus) mit richtiger Amplitude, 
Offset und Freqeunz an den N-Eingang anschliessen. Asynchron und analog.

MFG
Falk

Autor: Bernd G. (Firma: LWL flex SSI) (berndg)
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@ Klaus

sicher ist es nur eine Verzögerungsleitung. Hier ist sozusagen 
entwicklerischer Körpereinsatz gefragt. Die VZL muß somit als 
Verzögerungselement in einem Aufbau aus z.B. zwei D-Triggern eingesetzt 
werden. Der erste D-Trigger schaltet bei der steigenden
Taktflanke ein. Mit der fallenden Flanke wird über einen Flankendetektor 
ein Rücksetzsignal erzeugt, das mit der VZL verzögert wird... digitales 
Monoflop. Die Abschaltflanke kann nur in Richtung Vergrößerung der 
Impulsbreite verzögert werden. Bei geschickter Auslegung geht es auch 
mit nur einem D-Trigger.

Autor: Bernd G. (Firma: LWL flex SSI) (berndg)
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Vielleicht reicht es auch aus, den mit der VZL verzögerten Takt einfach 
mit
dem Ursprungstakt zu verodern?
Ist doch wohl nicht so kompliziert und tut auch nicht weh. ECL ist 
natürlich nicht jedermanns Sache, das sehe ich ein. :-)

Autor: Christian R. (supachris)
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Bei www.datadelay.com gibts massig passende Verzögerungen.

Autor: Stephan (Gast)
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So ähnlich wie Falk es beschrieben hat hab ich das mal gebaut:

- ECL, schneller Komparator
- Schaltschwelle je Takt über geschaltete Stromquellen einstellbar; 
16-Bit-Schieberegister zur Vorgabe der Werte
- aus Taktsignal "Sägezahn" erzeugen - über geschaltete Stromquelle zum 
Laden und einfachen Transistor zum Entladen; das war aber Mist 
(Entladetransistor ging in Sättigung)
- Stromquellen jeweils differenziell (ECL eben)
- natürlich schön definierte Impedanzen so gut es mit ner doppelseitigen 
Platine noch möglich war

Geschoben werden konnte jeweils nur die steigende Flanke. Die fallende 
war im wesentlichen egal.

Bei 40MHz waren etwa +- 20% der Pulsbreite möglich. Der Rest des 
Sägezahns wahr nicht brauchbar. Ab rund 80MHz hat der Sägezahn gar 
nichts mehr getaugt (war dann mehr ein Sinus mit Dellen).

Die Genauigkeit der Flanken-Verschiebung innerhalb eines Testlaufs war 
gut (ca. 20ps RMS). Jedenfalls genauer als Fehler durch den 
HP-Frequenzgenerator (jede ungerade Flanke war um etwa 100ps versetzt).
Absolute Genauigkeit wäre wohl lausig gewesen, aber ich hab vorher 
aufgegeben.

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