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Forum: FPGA, VHDL & Co. Timing Frage


Autor: Dummdödel (Gast)
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Hab folgendes Problem:

ich bekomme aus einer Entity einen richtig hübsch angenehm großen 
std_logic_vector mit so etwa 2000 Signalen geliefert. Ich schieb die in 
ne Pipeline rein und verwurste sie zu einem Byte.
Mit jedem Takt (10ns) erhalte ich neue Daten.
Nun passiert es jedoch, das an einer bestimmten Stelle die Bytes einen 
Takt länger erscheinen (das Datum liegt laut ChipChipChipScope 2 Takte 
lang an) und nach einiger Zeit fehlt mal ein kompletter Datensatz.

Ich schau mir in Scope immer nur ein auserwähltes Byte an!
Das merkwürdige ist natürlich das der Doppelungsfehler auf meinem Board 
immer erfolgt wenn das Byte 0xE auftritt und beim Übergang von 0xF nach 
0x0 wird die 0x0 ausgelassen und direkt nach 0x1 gesprungen.

Jetzt ist meine Frage ob es sich hier um ein Spannungsproblem handeln 
könnte, wenn sehr viele Daten zeitsynchron geschalten werden? Oder ist 
da eine Constrain abgehauen?

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