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Forum: FPGA, VHDL & Co. unsymetrisches Rechtecksignal in symetrisches wandeln


Autor: Heiko (Gast)
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Hallo zusammen,

ich möchte gerne ein Rechtecksignal, welches ein unsymetrisches 
Tastverhältnis hat, in ein symetrisches Tastverhältnis umwandeln, wobei 
die Frequenz gleich bleibt.

Beispiel:

____|^^^^^^^^|__|^^^^^^^^|__|^^^^^^^^|__|

____|^^^^^|_____|^^^^^|_____|^^^^^|_____|

Es bestünde die Möglichkeit auf die positive Flanke zu triggern und die 
Zeit zu messen, danach die Zeit durch zwei teilen und den Ausgang 
dementsprechend toggeln.

Gibt es da nicht eine schönere Lösung?

Autor: ztypeslug (Gast)
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welche frequenz hat das signal und wieviel jitter soll das 
ausgangssignal haben?

allgemein saubere lösung wäre mit pll,dll(phase/delay-locked-loop)

Autor: Heiko (Gast)
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...die maximale Frequenz liegt bei 100kHz. Wenn Du mit Jitter die 
Delayzeit zwischen Ein- und Ausgang meinst, spielt hier keine Rolle. Das 
Signal kann ruhig verzögert werden.

Autor: Jan M. (mueschel)
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100kHz sind für einen FPGA ein Klacks und für eine PLL meist zu wenig. 
Die einfachste Methode dürfte somit wirklich das zählen sein.

Autor: Falk Brunner (falk)
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@ Jan M. (mueschel)

>100kHz sind für einen FPGA ein Klacks und für eine PLL meist zu wenig.

???
4046 ist dafür optimal. Wenn die Freqeunz im wesentlichen konstant ist, 
reicht ein Monoflop.

MFG
Falk

Autor: Thomas Bremer (Firma: Druckerei Beste) (virtupic)
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Genau, PLL mit 4046. Am besten auf doppelte Frequenz und mit einem Flip 
Flop wieder runterteilen. Dann hast du die Garantie für ziemlich genaue 
Symmetrie.

virtuPIC

Autor: Falk Brunner (falk)
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@ Thomas Bremer (Firma Druckerei Beste) (virtupic)

>Genau, PLL mit 4046. Am besten auf doppelte Frequenz und mit einem Flip
>Flop wieder runterteilen. Dann hast du die Garantie für ziemlich genaue
>Symmetrie.

Oder einfach das Datenblatt lesen. Der 4046 hat schon ziemlich gute 50% 
von allein.

MFG
Falk

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