Ich habe in vhdl einen 1:2 Teiler programmiert. Dieser funktioniert aber aus einem mir unerfindlichen Grund nicht. Da dies ein sehr einfaches Programm ist kann ich mir den Fehler nicht erklären. ´ ########################################################## -- Teiler1to2.vhd Library IEEE; use IEEE.std_logic_1164.all; entity Teiler is port (clock: in std_logic; clock2: inout std_logic:='0'); end Teiler; architecture prog of Teiler is begin process (clock) begin if (clock'event and clock= '1') then clock2 <= not clock2; end if; end process; end prog; ############################################################ Danke im voraus für Hilfe
Ich würde sagen, daß Du den Ausgang nicht lesen kannst. Abhilfe: internes Signal clk_int nehmen, richtig initialisieren, Clock2 als Ausgang definieren (inoput macht wohl wenig Sinn) und damit speisen. Ausserdem: Diesen so gewonnen Clock NICHT an FFs führen. Das sollte anders gelöst werden. (PLL) oder als quasi-Clock in Form eines enables.
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