std_logic inkrementieren

[Gerhard L. (gerhard494)]

Wie kann ich einen std_logic_vector inkrementieren.

signal clkDiv : std_logic_vector (18 downto 0) := (others <= '0');

Funktioniert nicht:    clkDiv <= clkDiv + 1;

Wisst ihr wo da der Fehler liegt!

vielen Dank im voraus

[Mike (Gast)]

Das sollte so gehen. Hast du das in einem getakteten Prozess verwendet? 
Poste mal den vollständigen Code.

[Thomas P. (pototschnig)]

Kommt doch auf die Library an, die man eingebunden hat ...

Ist es bei ieee.numeric_std.all nicht so:

clkDiv <= std_logic_vector(unsigned(clkDiv)+1)?

[Gerhard L. (gerhard494)]

Danke Thomas ja es fehlte mir eine Library

[Andreas S. (andreas) (Admin)]

Rechnen in VHDL: Schlecht: Direktes Rechnen mit std logic vector