Altera Max10 Breakout Board

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Projektseite

https://hackaday.io/project/13245-altera-max10-breakout-board

Warum Max10?

  • Aktuell (Aug 2016) der einzig verfügbare FPGA in QFP bis 50K LUT.
    • Eignung für geringe Stückzahlen, Handbestückung, Test/Inbetriebnahme
  • Geringe BOM: Flash on package, single-supply
  • 3 temperature grades für QFP: C,I,A

Überschlagsrechnung BOM-Kosten 10M04SC

  • 10M04SC, digikey 8,22 EUR (Abnahme 25 Stück) ODER
  • 10M04SC, digikey 10,29 EUR (Abnahme 01 Stück)
  • PCB, dirtypcb 0,65 USD (10mal 10x10 für 25USD -> 25/(10*4))
  • MEMS CLK, digikey 1,00 EUR
  • Caps (keine volle Bestückung für 04SC) 1,xx EUR
  • Pin header, ebay/ali 0,35 EUR

10 bis 15 EUR

Anforderungen

  • A1. OpenSource; Design einfach modifizierbar und verwendbar
  • A2. Max10 04K LUT bis 50K LUT QFP single-supply
  • A3. geringe Material-Kosten für kleine Stückzahlen
  • A4. händisch lötbar, wenig Bauteile
  • A5. Gute GND-Anbindung auf Ansteckmodule/Baseboards
  • A6. Auf Steckbrett verwendbar
  • A7. Mit 2.54mm Pinheadern verwendbar
  • A8. Breakout von möglichst vielen I/Os
  • SI. Signal Integrity; PDN. power distribution network


Spezifikation

  • S1. Kicad-Design (A1)
  • S2. Zwei PCBs mit Pin-kombatiblen Breakout für die package-Linien 04-25 und 40-50 (A2).
      • Die pinouts dieser beiden package-Linien sind ähnlich aber nicht gleich.
  • S3. 2-Layer-PCB; max 50mm x 50mm (A3, SI)
  • S4. Mindestens 0603; Footprints für händische Bestückung (A4)
  • S5. Single row 1.27mm THT pin header (A8, A3, A4)
    • Anordnung/Distanz zueinander: Vielfaches von 2.54mm
    • A6 erfüllt bei Nutzung jedes 2. pins (GND geeignet positionieren)
    • A7 wie folgt erfüllt: Breakout auf 2.54mm double row mittels
      • Adapter oder
      • Ribbon cable mit Klemmstecker (Seite1: 1.27mm single; Seite2: 2.54 double)
  • S6. Optionale Bestückung mit 1.27mm THT double row für zusätzliche GND pins (A5, SI)

Details (Spezifikation)

  • D1. Pin header an allen 4 Seiten
  • D2. Zwischen QFP und pin header: top layer für Signal; bottom layer GND (A5, SI)
  • D3. (Fast) alle caps direkt unter das QFP (D2)
  • D4. Möglichst wenig Überschneidungen der Power Traces (SI)
  • D5. 0612 caps für HF decoubling (A4, SI, PDN)
  • D6. Pcb thickness: 0.6mm oder 0.8mm (SI, PDN)
  • D7. Leiterbahnbreite, spacings: 0.150mm; drill: 0.300mm (A3)

Bewertung ADC

  • Den FPGA gibt es im QFP als SA (1Msps ADC) und als SC (ohne ADC). Beim FPGA beträgt der Preisunterschied zwischen SA und SC 4-8EUR. Ein 1Msps ADC kostet ca. 4EUR.
  • Der ADC verursacht auch im deaktivierten Zustand einen Stromverbrauch an den ADC-Pins (Device Datasheet Seite 8)
  • Bei Verwendung des ADC sind zusätzlich erforderlich: GND-ADC, VREF-ADC, VCC-ADC
    • Dies ist zusätzlich auf 2 Lagen schwierig zu realisieren.

-> Zunächst auf ADC verzichten und erst einmal schauen, wie gut das PDN ohne die zusätzliche ADC-Beschaltung ist.

Betrachtung zum PDN

  • In der Mitte des Package befindet sich ein GND-Pad. Dieses muss elektrisch gut von allen 4 Seiten mit der GND-Fläche verbunden werden.
  • Anzahl supplies, filter
    • Der Fall Single-Supply ohne ADC ist dargestellt in "Device Family Pin Connection Guidelines" auf Seite 32 und 33. Hier werden 2 regulators vorgeschlagen.
    • Aus Datei "Device Family Pin Connection Guidelines":
      • Auf Seite 33 wird ein Filter zwischen VCC_ONE und VCCA vorgeschlagen.
      • Auf Seite 32 steht: "Both VCCA and VCC_ONE must share a single power source using proper isolation filter."
    • Aus Datei "Power Management User Guide":
      • Bildchen auf Seite 4: Die VCC_ONE pins und VCCA pins sind im Package direkt miteinander verbunden.
    • Anfrage beim Support ergibt: VCCA pins und VCC_ONE pins sind im package NICHT miteinander verbunden.
  • -> Spannungsversorgung des Boards über einen einzelnen 3V3-Pin.
  • -> VCC_ONE und VCCO werden auf dem PCB gemeinsam als VCC_ONE_ geführt.
  • -> VCCA wird über einen Filter realisiert



Arbeitspakete

P1 Config pins (DONE)

P2 Betrachtung Clocks (done):

  • Im Datenblatt wird auf eine relativ hohe Kopplung der pins im

E144-package hingewiesen. Datenleitungen sollten nicht direkt neben einem CLK pin mit "hoher" Frequenz angeschlossen werden.

P3 Betrachtung Unterschiede 10M04 pinout vs 10M50 pinout (done):

P4 Anordnung der caps und Führung der Power traces (DONE)

P5 Schematic Symbole und PCB footprints erstellen DONE lrs)

P6 Layout für breakout pcbs erstellen (DONE lrs)

  • erfordert P5

P7 Bestückung (TODO)

  • erfordert P6

P8 Basebord1 Schematic TODO)

(̶f̶̶ü̶̶r̶̶ ̶̶p̶̶e̶̶r̶̶f̶̶o̶̶r̶̶m̶̶a̶̶n̶̶c̶̶e̶-̶t̶̶e̶̶s̶̶t̶̶s̶)
  • ̶̶i̶/̶o̶-̶p̶̶i̶̶n̶̶s̶̶ ̶̶d̶̶e̶̶s̶̶ ̶̶f̶̶p̶̶g̶̶a̶̶ ̶̶m̶̶i̶̶t̶̶e̶̶i̶̶n̶̶a̶̶n̶̶d̶̶e̶̶r̶̶ ̶̶v̶̶e̶̶r̶̶b̶̶i̶̶n̶̶d̶̶e̶̶n̶
Dafür kann man auch 2 breakout boards aufeinander stecken und gegeneinander testen.
  • JTAG
  • Jumper für configpin JTAGEN
  • USB conn
  • LDO an USB conn

P9 Basebord1 Layout (TODO)

  • erfordert P7, P8

P10 Inbetriebnahme mit Baseboard (TODO)

  • erfordert P7, P9

P11 Basebord2 Schematic (optional, TODO)

  • JTAG
  • Jumper für configpin JTAGEN
  • USB conn
  • LDO an USB conn
  • Pinheader für typisches NRF24
  • Footprint für ESP8266
  • Pin header für FTDI UM232H-B (oder ähnlich)
  • Pin header für wiz850io
  • ...?

P12 Basebord2 Layout (optional, TODO)

  • erfordert P7, P11


Links

odyssey max10 teardown