Suchergebnisse für "meta"

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44 Treffer für meta Suchergebnisse für "meta"

Relevanz Datum
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    VHDL Input Signal Synchronization

    Information über aktuelle Technologie eine enorme Latenz:-) Es ist aber schon lustig: Das Thema META ist seit locker einer Dekade keines mehr, trotzdem trifft man es bei fast jedem Kunden an. Xilinx und auch Altera haben schon vor Jahren Dokumente dazu heraus gegeben, die offenbaren, wie kurz diese

    existenten META-Probleme durch die designer künstlich hervorgerufen wurden, weil sie mit allenmöglichen händisch erzeugten Takten in den designs hantieren, welche sich dann gegenseitig Daten mit ähnlichen Flankenzeitpunkten

    FPGA, VHDL & Co. ·King Julian · ·10 Antworten

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    Detailbetrachtungen zur Metastabilität

    einem funktionell sicheren Design erschlägt man gleich eine Reihe von Problemen mit einem Aufwasch. Meta-Gedöhns ist miterledigt.

    der Aufwand dafür vertretbar sein. Im Alltag wird man gefeuert wenn man mit einer Promotion das "Meta-Gedöhns" erledigt, was ein alter hase mit einer kleinen Ergänzung schafft. MfG,

    FPGA, VHDL & Co. ·FPGA-Pongo · ·49 Antworten

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    FPGA: Verständnisproblem, asynch. Reset

    Moment der Übernahme nach hinten gerade wieder was ändern kann. Da aber auch eim Eintakten selber eine meta-Zustand herrschen kann und FFs falsch kippen, wäre im Fall eines zu langen meta-Zustandes das Sampleschaltwerk noch nicht stabil, bis es ausgewertet wird. Ergo zweimal! Wenn man im FPGA deutlich

    der Übernahme nach hinten gerade wieder was ändern kann. Da >aber auch eim Eintakten selber eine meta-Zustand herrschen kann und FFs >falsch kippen, wäre im Fall eines zu langen meta-Zustandes das >Sampleschaltwerk noch nicht stabil, bis es ausgewertet wird. Mit den Bussen habe ich bisher nichts

    FPGA, VHDL & Co. ·Daniel · ·26 Antworten

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    timing-violation.txt

    last_aud_addr1 SLICE_X20Y41.B4 net (fanout=1) 0.593 last_aud_addr1 SLICE_X20Y41.B Tilo 0.124 synch/meta_reg last_aud_addr2 SLICE_X20Y41.A4 net (fanout=1) 0.452 last_aud_addr2 SLICE_X20Y41.CLK Tas 0.047 synch/meta_reg last_aud_addr3 synch/meta_reg ------------------------------------------------- -----

    in „Cross Clock Domain Signal - Failing constraint trotz/wegen Synchronizer“ · FPGA, VHDL & Co. ·

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    VHDL Grundlagen Pin Zustand lesen, Flankenerkennung

    rattern bis zu 1GHz und heizen die Schaltung binnen Sekunden in unakzeptable Regionen. Da so eine META-Zustand nur kurz anhält und selten auftritt, zudem nur einen minimalen Schaltungsteil betrifft, treffe ich mal die Aussage, dass der Effekt Null ist.

    Jürgen S. schrieb im Beitrag #5588562: > Da so eine META-Zustand nur kurz anhält und selten auftritt, zudem nur > einen minimalen Schaltungsteil betrifft, Auch wieder wahr...

    FPGA, VHDL & Co. ·chris · ·49 Antworten

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    Register Synchronisation

    angeschlossen sind und die Delays niemals so gross werden, dass kein budget mehr für die handvoll ps an Meta bleibt. Das Problem ist hier ja auch nicht Metastabiltität, sondern der Taktübergang an sich den man mitunter inkonsistent reinbekommt. Je nach Taktfrequenz gibt es gfs gar kein stabiles data_valid

    werden. > und die Delays niemals so gross werden, dass kein budget mehr für die > handvoll ps an Meta bleibt. Ein /asynchrones/ Design hat keinerlei Budget. Das asynchrone Signal kommt&geht, wann es will. Und dieses Fehlerbild ist ein Fehler, der umso seltener auftritt, je weniger Unterschied in der

    FPGA, VHDL & Co. ·Martin O. · ·8 Antworten

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    microCore, ein Echtzeitprozessor in VHDL für FPGAs

    die nicht laufenden PLLs die Problembären in der Schaltung waren und man 4 Angst-Flip-Flops gegen Meta eingebaut hat. Das Durchbrennen ist seit 20 Jahren erledigt, weil FPGA-Werkzeuge das prüfen und es sich schaltungstechnisch in den meisten Technologien gar nicht mehr bauen liesse. Die PLL ist

    nicht, der Oszillator ist Mist oder man synchronisiert Daten nicht korrekt ein, sodass es ganz ohne Meta zu Inkonsistenzen führt.

    FPGA, VHDL & Co. ·Klaus S. · ·42 Antworten

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    Eine Frage zu Metastabilität, Hazards und RTL

    FF schickt, damit alles dahinter nur ein Signal sieht, dass sich nicht mehr zum Takt ändert. Mit META oder HAZARD hat das noch gar nichts zu tun. Mich wundert immer wieder, dass ein jeder, der mit dem Thema beginnt, die exostischsteen Probleme hervorkehrt, diese zu behandeln versucht, aber das alltägliche

    FPGAs tut das sogar die Synthesefunktion: Zwar wird nicht ausdrücklich Zeit für die Verzögerung durch META hinzugegeben, aber praktisch sind die Reserven derart gross, dass das dreimal erledigt ist. Gedanken machen muss man sich über Jitter! Da schlampen die meisten und wundern sich dass sich die Schaltwerke

    FPGA, VHDL & Co. ·Johannes Pnt · ·3 Antworten

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    NIOS und SoftCores allgemein als DSP-Ersatz

    man sich manche Elemente auch gleich selber schreiben. Eher wünsche ich mir eine gut verbreitete Meta-Sprache (Python?), um VHDL-Elemente leichter verbinden und komplexe Systeme gut debuggen zu können. Grüsse, - Strubi

    Mikrocontroller werden. Die FPGA Lösung ist immer teurer. > Eher wünsche ich mir eine gut verbreitete Meta-Sprache (Python?), um > VHDL-Elemente leichter verbinden und komplexe Systeme gut debuggen zu > können. An so etwas habe ich auch gedacht an Precompiler, der einen Bus durch alle Module legt und

    FPGA, VHDL & Co. ·H. G. · ·23 Antworten

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    High Level Synthese aus C Code Spielerei oder ernste Anwendungen?

    RTL-Design, kein Algorithmus), aber mit den Sprachelementen von Python. Eigentlich ist MyHDL auf einer Meta-HDL-Ebene angesiedelt, d.h. man beschreibt in Python, wie eine HDL-Beschreibung erzeugt werden soll. Wie schon von Vancouver völlig richtig erkannt, ist das keine algorithmische Besschreibung z.B. von

    Andreas S. schrieb im Beitrag #5889909: > Eigentlich ist MyHDL auf einer Meta-HDL-Ebene angesiedelt, d.h. man > beschreibt in Python, wie eine HDL-Beschreibung erzeugt werden soll. Wie > schon von Vancouver völlig richtig erkannt, ist das keine algorithmische > Besschreibung

    FPGA, VHDL & Co. ·Hußnätter · ·37 Antworten

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    Hochtemperaturfähiges FPGA

    So suchen: http://www.google.de/search?hl=de&safe=off&q=fpga+automotive+140&meta= und die Antwort: http://www.xilinx.com/support/documentation/data_sheets/ds105-1.pdf Die Temperaturzyklen können trotzdem Probleme bereiten. Gruß - Abdul

    FPGA, VHDL & Co. ·Sandra Nowok · ·16 Antworten

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    HDL in Python / MyHDL die Zweite (unfertig)

    Anmerkung1]. Das ist dann keine Übersetzung von Python zu VHDL mehr. Vielmehr wird dann in Python Meta-artig beschrieben, wie VHDL erzeugt werden soll; inklusive Generatoren, die loop-unroll into VHDL-Code machen. Das war/ist nicht der MyHDL-Ansatz, sondern eher der Ansatz von migen. [Anmerkung1:

    mit Python moeglich) um und es wird *immer* Code ausgefuehrt. Insofern: Ja, es wird per IRL-Layer meta-programmiert anstatt AST-Translation betrieben. Steht auch schon ein paar mal explizit geschrieben, und ist deswegen auch eher was fuer Python-Spezis. So, und jetz muss ich hier erst mal die Bremse

    FPGA, VHDL & Co. ·Martin S. · ·53 Antworten

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    Zeichen(satz) auf VGA/DVI ausgeben

    Verilog? VHDL? In welchem Format liegen die Bilddaten vor? Suchs du einen Zeichengenerator? Meta-Tipp: http://opencores.org/forum,Other,0,4316 http://opencores.org/project,rtftextcontroller MfG,

    FPGA, VHDL & Co. ·Robert K. · ·10 Antworten

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    Spartan3 Taktvervielfachung per DCM

    einbinden? Ich finde da nichts > zu. http://www.google.de/search?hl=de&safe=off&q=xilinx+unisim&meta=

    FPGA, VHDL & Co. ·Thomas · ·8 Antworten

  • Thread

    PSHDL => Erste Schritte für "Arduino" in der FPGAwelt?

    das hat sich jetzt u.a. auch für ein CPU-Design bewährt. Prinzipiell spricht nichts dagegen, eine Meta-Sprache herzunehmen, die einigermassen lesbares *und synthetisierbares* VHDL erzeugt - für den Lernzweck sowieso legitim, da darf auch ein Exot wie Robei meinetwegen mitspielen. Irgendwann ist aber

    FPGA, VHDL & Co. ·mpt · ·19 Antworten

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    Spartan 3 AN Pins ?

    google: http://www.google.de/search?hl=de&q=datasheet+Spartan+3+AN+Starter+Kit&btnG=Google-Suche&meta= Seite 15 und folgend... mfg

    FPGA, VHDL & Co. ·Hans-Werner · ·7 Antworten

  • Thread

    Synchronisierung für FPGA Serdes

    David schrieb im Beitrag #7935236: > damit das (nicht) metastabil wird. Meta ist (hier) aus drei Gründen kein Problem: 1) Der Effekt spielt sich im Bereich von ps ab und ist hier kaum relevant 2) Bei der Anwendung ist ein falsch gesameltes Signal irrelevant 2) du sampelst

    FPGA, VHDL & Co. ·David · ·15 Antworten

  • Thread

    Brauche Infos zum Wunschknochenzwischengesicht

    ?hl=de&client=firefox-a&rls=org.mozilla%3Aen-US%3Aofficial&hs=5cc&q=wishbone+interface&btnG=Suche&meta=

    FPGA, VHDL & Co. ·XXX · ·4 Antworten

  • Thread

    inferring latches - was ist hier die Ursache?

    unwahrscheinlich - es geht einfach um den Resetbaum an sich und den Umstand, dass auch ganz ohne Meta das Signal an unterschiedlichen Stellen anders eingetaktet wird und damit ungültige Zustände entstehen, weil die vielen lokalen FFs es zu leicht anderen Zeiten "sehen". Das passiert im Übrigen auch

    FPGA, VHDL & Co. ·Andi M. · ·21 Antworten

  • Datei

    Synthesis_Messages.htm

    HTML PUBLIC "-//W3C//DTD HTML 4.0 Transitional//EN"> <HTML><HEAD><TITLE>Synthesis Messages</TITLE> <META http-equiv=Content-Type content="text/html; charset=windows-1252"> <META content="MSHTML 6.00.2900.3429" name=GENERATOR></HEAD> <BODY> <TABLE width="100%"> <TBODY> <TR> <TD align=left cellpadding="0

    in „Latch bei Berechnung mittels FSM“ · FPGA, VHDL & Co. ·

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    Alternativen zu VHDL und Verilog

    Inference-Logik ignoriert und nicht lieber versucht, eine vendor-unabhaengige Bibliothek fuer gewisse Meta-Primitiven des Synthese-Tools zu etablieren (z.B. yosys). Die Legacy-Tools, die dann die tolle Inference koennen, fressen das dann immer noch, wenn das Primitiven-Modell vorliegt. In Python laesst

    Inference-Logik ignoriert und nicht lieber versucht, eine > vendor-unabhaengige Bibliothek fuer gewisse Meta-Primitiven des > Synthese-Tools zu etablieren (z.B. yosys). Naja, mit den großen Tools kann ich entweder das BRAM direkt integrieren, oder eine allgemeine Beschreibung dessen, die das Tool hoffentlich

    FPGA, VHDL & Co. ·S. R. · ·83 Antworten

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    Open Source FPGA-IP-Core in VHDL

    Als Experiment ist es interessant, einen FPGA auf einem FPGA zu implementieren. Es gab das MPGA (Meta-PGA)-Projekt von Reinoud Lamberts an der TU Delft (leider nur noch bei archive.org): https://web.archive.org/web/20050414203105/http://ce.et.tudelft.nl/~reinoud/mpga/README.html und auch einige

    FPGA, VHDL & Co. ·Urshanabi Ep · ·23 Antworten

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    210Mbyte/s Komprimieren mit CPLD/FPGA

    Huffman coding. Also, bzip2/lzh in VHDL - wäre schon cool. Du darfst aber auch nicht vergessen, diese Meta Daten nehmen auch Platz/Übertragungszeit weg, so dass (je nach Daten) plötzlich die Datenmenge größer sein kann (jpeg ist so ein typ. Fall) - hier musst Du dann abbrechend mit den komprimimieren. Vieles

    FPGA, VHDL & Co. ·Christian · ·10 Antworten

  • Thread

    FPGA Synchronisation

    Was-bin-ich-so-stolz-dass-ich-mich-Professor-nennen-darf Lehrmeister an der dualen Hochschule etwa von Meta erzählt und findet es toll, dass er es bekämpfen kann. Dabei wird verkannt, dass es oft falsch einsynchronisierte Busse und Signalgruppen sind, deren Zustand durch ein scheinbar technisch richtiges

    FPGA, VHDL & Co. ·Philipp S. · ·10 Antworten

  • Thread

    FPGA in VHDL modellieren

    und naturlich machen dann die synthese tools nicht immer mit es gab fruer projekt names MPGA meta programmable gate array das war ein voll runtime konfigurierbares embedded FPGA wurde selber in FPGA implementiert... Antti

    FPGA, VHDL & Co. ·tom · ·3 Antworten

  • Thread

    VHDL Wieso wird bei diesem Code der Ausgang nie geändert?

    Takt-Domänen, Asynchone Eingänge und/oder den englischen Entsprechungen clock in, synchronize, meta stability, clock domains, asynchronous input signals Fakt ist : Zum Wechsel der Taktdomäne eines Signals sind 2 FFs nötig. (Das musste übrigens auch Atmel nach der ersten Charge AVR-Controller

    FPGA, VHDL & Co. ·Peter F. · ·6 Antworten

  • Thread

    PCM Audiodaten erfassen und mit FIR Filter bearbeiten.

    Vieleicht ist da was passendes für dich dabei? http://www.google.de/search?hl=de&q=vhdl+fir+filter&meta=&aq=0&oq=vhdl+FIR Bevor du dir nen FPGA besorgst lad dir doch mal die passenden Tools runter, implementier/simulier das ganze dann sieht man viel besser ob ein FPGA "paßt".

    FPGA, VHDL & Co. ·TTTTTTTTTTTTTTTTTTTT Z. · ·3 Antworten

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    Implementierung eines Encoder Interface mit FPGA

    der IO-Zelle, das nicht wegbewegt werden darf. Danach kannst du duplizieren, bis du blau wirst. META als solches ist kein reales Problem, weil in der Praxis nicht vorkommend. Wenn es vorkäme, würde es zu einem Verzählen in 100.000 Jahren führen. Kann man sich sparen. Dass in kritischen Anwendungen

    FPGA, VHDL & Co. ·Guirat R. · ·21 Antworten

  • Thread

    record und alias kombinierbar

    bestehen. Hierfür verwende ich Records wie z.B. hier definiert: [vhdl] type myRecord_t is record metaInfos : std_logic; data : std_logic_vector(1087 downto 0); -- data besteht aus 64 bit Header und 1024 Bit Payload end record; signal frame1_s : myRecord_t; [/vhdl] Nun würde ich das

    FPGA, VHDL & Co. ·RekordHalter · ·3 Antworten

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    Sparten II FPGA für Anfänger

    code=MC68332&tab=Documentation_Tab&pspll=1&nodeId=0162468rH3DgbNyDvb&SelectedAsset=Documentation&ProdMetaId=PID/DC/MC68332&fromPSP=true&assetLockedForNavigation=true&componentId=2&leftNavCode=1&pageSize=25&Documentation=Documentation/006Data%20Sheets (Wie lang darf eine Webadresse eigentlich sein? ;))

    FPGA, VHDL & Co. ·Tobias P. · ·36 Antworten

  • Thread

    Probleme mit dem builden von Linux mit Yocto für das SP605

    und bin mir unsicher ob ich es richtig eingebunden und konfiguriert habe und zum anderen kann ich meta-xilinx anscheinend nicht auf den richtigen Branch setzen um das SP605 bzw. den Microblaze als Machine setzen zu können. Bevor ich jetzt meine ganzen Konfigurationen etc. poste wollte ich erst einmal

    FPGA, VHDL & Co. ·Boris M. · ·1 Antworten

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    Power Up Sequencing ZYNQ

    du immer folgenden Ablauf: 1. Power Up 2. FSLB (lädt bit-File + Applikation ins RAM (z.B. Bare-Meta oder u-boot), lädt FPGA und startet die Applikation an. 3. Applikation bzw. 3. Uboot (lädt Ramfs, Devicetree, rootfs ins RAM und startet Linux) 4. Linux Das Standard Petalinux startet in etwa

    FPGA, VHDL & Co. ·Peter · ·1 Antworten

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    Generieren von VHDL aus Gerätebeschreibungen

    früher oder später von aussen konfiguriert werden ('the internet of things'). Ob VHDL, Verilog oder Meta-Sprachen: Im Endeffekt ist relativ egal, was drin steckt. Der Knackpunkt ist die Wiederverwertbarkeit und eine sehr strenge Standarddefinition der XML-Semantik. Ändert sich die, übersetzt man die

    FPGA, VHDL & Co. ·Martin S. · ·7 Antworten

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    Flankenerkennung schlägt fehl (VHDL)

    Es gibt hier laufend Diskussionen zu diesem Thema: https://www.mikrocontroller.net/search?query=meta&forums[]=9 Jede einzelne ist interessant... ;-) > Eigentlich dachte ich, dass ich mit dem Codeblock ...> > im entsprechenden Logik-Block ein korrektes Clock-Enable erzeuge. Du /fragst/ es aber

    FPGA, VHDL & Co. ·Flyget · ·5 Antworten

  • Thread

    64-Bit Integer Beschleunigung

    perfekten Anwendung für BOINC: https://boinc.berkeley.edu/ oder vielleicht einfacher sich an ein Meta-Project zu wenden wie z. B. Yoyo: https://www.rechenkraft.net/yoyo/

    FPGA, VHDL & Co. ·Jordy · ·53 Antworten

  • Thread

    erstes FPGA Projekt unter Quartus II

    ? Was bewirken diese drei Angaben? Ich will eigentlich VHDL lernen, das scheint aber eine Art "Meta Information" zu sein- oder? Wenn es funktionierte, wäre ich ja erst einmal zufrieden, jedoch sagt der Compiler: [code] Warning: Node: CLOCK_50 was determined to be a clock but was found without

    FPGA, VHDL & Co. ·Michael W. · ·3 Antworten

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    Neue IDE und Programmiersprache zur FPGA Programmierung

    schwierig automatisieren, wenn man im Rahmen der vorhandenen Tools bleiben will. Also baut man Meta-Tools, um die Beschränkungen der Sprachen zu umgehen. Dann kann man die Features aber auch gleich aus der Sprache rausschmeißen und ein ordentliches Interface anbieten... Nee, das vorhandene Tooling

    FPGA, VHDL & Co. ·Leon B. · ·97 Antworten

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    Effizienz von MATLAB und HLS bei VHDL

    durchaus in MATLAB einiges > parametrisch steuern) muss man es eben wieder ausdrücklich sagen. Dank Meta-Programmierung kann man durchaus "c +=1" in manchen Frameworks hinschreiben und aendert "nur" noch die Zaehlerklasse. Nur geht das mit C leider nicht... Fixpoint in C hinzunudeln ist ein Graus fuer

    FPGA, VHDL & Co. ·J. S. · ·35 Antworten

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    Synthesis_Messages.htm

    HTML PUBLIC "-//W3C//DTD HTML 4.0 Transitional//EN"> <HTML><HEAD><TITLE>Synthesis Messages</TITLE> <META http-equiv=Content-Type content="text/html; charset=windows-1252"> <META content="MSHTML 6.00.2900.3429" name=GENERATOR></HEAD> <BODY> <TABLE width="100%"> <TBODY> <TR> <TD align=left cellpadding="0

    in „Komponente Warnung: node of sequential type is unconnected in block“ · FPGA, VHDL & Co. ·

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    tft-lcd-controller-Overview-OpenCores.html

    <!DOCTYPE HTML PUBLIC "-//W3C//DTD HTML 4.01 Transitional//EN"> <html> <head> <meta http-equiv="content-type" content="text/html; charset=UTF-8"> <title>tft-lcd-controller-Overview-OpenCores</title> </head> <body> <h1 style="overflow: auto;">tft lcd controller :: Overview <div class

    in „Universal LCD+Input Modul mit MachXO2“ · FPGA, VHDL & Co. ·

  • Datei

    read_me.txt

    further assistance. The following case causes one known occurrence of this error: Comparison to a meta-logic value (e.g., X, L, H, Z, W, or -) that is logically combined in an If Statement causes the error "Unknown problem in <text> (%CC-F-InternalError, Internal Error in CDFGCritic). Please refer to

    in „[S] PLDShell V5.1“ · FPGA, VHDL & Co. ·

  • Datei

    README.HTM

    <html> <head> <meta http-equiv=Content-Type content="text/html; charset=windows-1252"> <title>Microsoft Project Readme File</title> <style> <!-- /* Font Definitions */ @font-face {font-family:Arial; panose-1:2 11 6 4 3

    in „Tri-state Ports“ · FPGA, VHDL & Co. ·

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    Xilinx_XAPPs_1999_.pdf

    unpredictable delay. The flip-flop can enter a symmetrically balanced transitory state, called metastable (meta = between). Xilinx evaluated the XC4000 and XC3000 series flip-flops. The result of this evaluation shows the Xilinx flip-flop to be superior in metastable performance to many popular MSI and PLDdevices

    in „Hat hier noch jemand die Xilinx AppNote XAPP-186?“ · FPGA, VHDL & Co. ·

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    AppNotes.pdf

    unpredictable delay. The flip-flop can enter a symmetrically balanced transitory state, called metastable (meta = between). Xilinx evaluated the XC4000 and XC3000 series flip-flops. The result of this evaluation shows the Xilinx flip-flop to be superior in metastable performance to many popular MSI and PLD devices

    in „Hat hier noch jemand die Xilinx AppNote XAPP-186?“ · FPGA, VHDL & Co. ·